摘要：跳頻技術(shù)具有很強的抗干擾性能，非常適用于戰(zhàn)術(shù)電臺。提出一種跳頻電臺的總體設(shè)計構(gòu)想，用ARM+FPGA架構(gòu)作為硬件平臺系統(tǒng)，給出中央控制單元和跳頻單元的硬件設(shè)計方案。

    關(guān)鍵詞：跳頻電臺； ARM； FPGA； 硬件； 平臺

1 序言

跳頻通信是擴頻通信的一個分支，其工作原理是收發(fā)雙方傳輸信號的載波頻率按照預(yù)定規(guī)律進行離散變化，也就是說，通信中使用的載波頻率受偽隨機變化碼的控制而隨機跳變。它的突出特點是抗干擾能力強，具有較好的隱蔽性和抗截獲性。

2 跳頻電臺的設(shè)計思路及參數(shù)

本跳頻電臺的設(shè)計初衷是利用最新的數(shù)字技術(shù)設(shè)計適合計算機數(shù)據(jù)通信的電臺終端。根據(jù)現(xiàn)有條件和調(diào)研結(jié)果，采用了較為成熟和簡單的編解碼和同步方案。由于系統(tǒng)的硬件采用模塊化設(shè)計，控制系統(tǒng)采用軟件實現(xiàn)，因而為系統(tǒng)的技術(shù)升級，以及采用更優(yōu)化的調(diào)制、信道編碼和同步方案來實現(xiàn)最佳的系統(tǒng)性能提供了一個通用的硬件平臺。

本項目設(shè)計的是自組織網(wǎng)網(wǎng)絡(luò)跳頻電臺，跳速為4000跳／s(即每跳持續(xù)時間為250μs)，跳頻點數(shù)為50，網(wǎng)絡(luò)最大節(jié)點數(shù)為16個，最大通信距離為300m。信息速率為2Mb／s，信道誤碼率為10-3。同步方案采用掃描駐留同步法，這是基于精確時鐘法、同步字頭法、自同步法的一種綜合的同步方法。這種方法具有同步時間快、同步概率高、隨機性好等特點，能夠滿足戰(zhàn)場通信的各種要求，適用于中高速跳頻系統(tǒng)。

3 硬件平臺設(shè)計

跳頻電臺的結(jié)構(gòu)和模塊接口原理框圖如圖1所示。本文闡述的是中央控制單元模塊和跳頻單元模塊(偽碼發(fā)生控制器和頻率合成器)的硬件設(shè)計。

3.1中央控制單元模塊

3.1.1硬件平臺設(shè)計

中央控制單元是基于ARM9的嵌入式系統(tǒng)，主要由S3C2410型嵌入式微處理器、存儲系統(tǒng)和外部接口組成。S3C2410是Samsung公司推出的一款基于ARM920T內(nèi)核的32位微處理器，資源豐富，帶獨立的16KB的指令Caehe和16KB數(shù)據(jù)Cache、LCD控制器、RAM控制器、NAND閃存控制器、3路UART、4路DMA、4路帶PWM的定時器、并行I／0口、8路10位ADC、Touch Screen接口、I2C接口、I2S接口、2個USB接口控制器、2路SPI等，主頻最高可達203MHz。利用S3C2410出色的內(nèi)核性能和豐富的外部接口可構(gòu)造一個嵌入式系統(tǒng)平臺，用于跳頻電臺的中央控制。中央控制單元的硬件框圖如圖2所示。設(shè)計的中央控制單元的內(nèi)部組件如下：

（1）核心處理器

在中央控制單元中，主CPU是Samsung公司的S3C2410。

（2）存儲系統(tǒng)

主要由NAND Flash、SDRAM和NOR Flash組成。

NAND Flash是Samsung公司的SmartMedia卡，主要用于存放boot程序、操作系統(tǒng)鏡像、應(yīng)用程序及大容量的數(shù)據(jù)文件。本電臺設(shè)計選用容量為64MB的K9S1208VOM。它與S3C2410的專門NAND Flash接口相連。

SDRAM是運行操作系統(tǒng)及各類數(shù)據(jù)的緩存，本電臺設(shè)計選用Samsung公司的32MB K4S5616-32C，它是4M×16bit×4BANK的同步DRAM。本電臺用2個K4S561632C實現(xiàn)位擴展，使數(shù)據(jù)總線寬度達到32bit，總?cè)萘繛?4MB。它的地址空間映射在S3C2410的BANK6。

NOR Flash是AMD公司的AM29LV800B，容量為1MB。NOR FLASH主要用于前期的調(diào)試和操作系統(tǒng)的下載。

（3）通用接口

利用S3C2410的IJSB口、簡易JTAG口和標(biāo)準(zhǔn)串口與宿主機連接，進行操作系統(tǒng)的安裝和應(yīng)用程序的輸入及調(diào)試。根據(jù)S3C2410的通用I／0模擬口性能來實現(xiàn)與偽碼發(fā)生控制器和頻率合成器的接口定義。

    3.1.2功能及流程

中央控制單元是跳頻電臺的核心，由它提供各組件所需的控制信號，包括主CPU、數(shù)據(jù)緩存電路、數(shù)據(jù)存儲與信息保存電路、邏輯控制電路等。主要實現(xiàn)以下功能：

MAC層控制協(xié)議實現(xiàn)，控制整個電臺的T作；

中斷處理：

開機自檢：

接收來自外設(shè)接口單元的多種控制信息并實時處理這些信息；

控制FPGA產(chǎn)生跳頻圖案，并控制頻率合成器的頻率跳變；

產(chǎn)生阻塞信號，壓制功放在換頻期間的功率輸出，以減少頻譜濺射；

控制同步單元，實現(xiàn)跳頻同步；

跳頻參數(shù)、密鑰信息的注入、存儲與清除。

S3C2410主要控制數(shù)據(jù)輸入／輸出接口電路，完成與數(shù)據(jù)終端之間的數(shù)據(jù)交換。待發(fā)送的數(shù)據(jù)從數(shù)據(jù)終端設(shè)備經(jīng)數(shù)據(jù)接口設(shè)備輸入到S3C2410中。S3C2410將數(shù)據(jù)加上包頭，封裝成數(shù)據(jù)包，并對數(shù)據(jù)包進行CRC校驗，將校驗位加在包尾，然后將該數(shù)據(jù)包送到數(shù)字信號處理子系統(tǒng)以便進行調(diào)制和發(fā)送。在接收時，S3C2410對0FDM單元解調(diào)出的數(shù)據(jù)包進行CRC校驗，判別數(shù)據(jù)包中是否有誤碼。若數(shù)據(jù)包正確，則將其中的數(shù)據(jù)幀通過數(shù)據(jù)輸入／輸出接口電路送給數(shù)據(jù)終端設(shè)備。由于采用的是數(shù)據(jù)分組通信，所以需要一些分組通信控制協(xié)議，同時還有自組織網(wǎng)的協(xié)議，這些協(xié)議都在S3C2410中執(zhí)行。

3.2跳頻單元模塊

包括偽碼發(fā)生控制器和跳頻頻率合成器，能產(chǎn)生所要的跳頻圖案及實現(xiàn)載波的高速跳變。

3.2.1偽碼發(fā)生控制器

偽碼發(fā)生控制器采用Ahera公司的EPlC3T144C8型現(xiàn)場可編程門陣列(FP-GA)和EPCS1。FPGA主要由TOD單元、密鑰寫入單元、PN碼發(fā)生器單元、ROM單元及同步頻率發(fā)生器單元組成。FPGA的單元結(jié)構(gòu)如圖3所示。

首先，TOD單元中的分頻器對外部20MHz時鐘進行l(wèi)／50分頻產(chǎn)生4kHz時鐘，計數(shù)器通過對該4kHz時鐘進行32bit計數(shù)，產(chǎn)生32bit頻率為4kHz的本端TOD[31..0]信息；此TOD[31..0]和通過中央控制單元寫入的密鑰信息A [31..O]一起通過PN碼發(fā)生器單元的首次相加運算、異或運算、置換運算和由再次相加運算產(chǎn)生6bit的PN碼，然后和同步頻率發(fā)生器單元產(chǎn)生的6bit碼再通過中央控制單元控制的二選一控制器。根據(jù)不同通信時期的需要選擇一種PN碼作為ROM單元的地址碼來讀取ROM單元中預(yù)先存好的DDS 32bit頻率控制字，同時與發(fā)送給DDS的時鐘信號及片選信號一起傳送給DDS來讀取其相對應(yīng)的跳頻頻率。在每次開機時，TOD[31..O]信息由本端中央控制單元通過讀取本地時間信息進行轉(zhuǎn)換和擦寫TOD計數(shù)器產(chǎn)生。在初始同步階段，發(fā)送端通過同步頻率發(fā)送本端的TOD信息，接收端接收到發(fā)送端的TOD后．通過中央控制單元對本端的TOD計數(shù)器進行擦寫，從而實現(xiàn)跳頻圖案同步。

3.2.2頻率合成器

跳頻的核心部件是直接數(shù)字頻率合成器(DDS)，本方案采用ADI公司的AD9954，它是采用先進的DDS技術(shù)開發(fā)的高集成度DDS，內(nèi)置高速、高性能D／A轉(zhuǎn)換器及超高速比較器，可作為數(shù)字編程控制的頻率合成器，能產(chǎn)生200MHz的模擬正弦波。AD9954內(nèi)含1024×32靜態(tài)RAM，利用該靜態(tài)RAM可實現(xiàn)高速調(diào)制，并支持多種掃頻模式。AD9954可提供自定義的線性掃頻操作模式，通過AD9954的串行I／0口輸入控制字可實現(xiàn)快速變頻且具有良好的頻率分辨率。其應(yīng)用范圍包括靈敏頻率合成器、可編程時鐘發(fā)生器、雷達和掃描系統(tǒng)的FM調(diào)制源以及測試和測量裝置等。頻率合成器的原理框圖如圖4所示。

    在工作之前要先對AD9954進行初始化，即對其內(nèi)部的各種寄存器進行初始化，在本跳頻電臺設(shè)計中，AD9954的參考時鐘40MHz是由外部(偽碼發(fā)生器)輸入的，在其內(nèi)部需要倍頻至400MHz，這就需要將控制寄存器設(shè)置成10倍頻，這時內(nèi)部主時鐘就是400MHz。

跳頻序列采用截斷的M序列方式，具體的實現(xiàn)在。FPGA中由程序完成。根據(jù)跳頻碼序列查找跳頻圖案表來獲得所需產(chǎn)生的頻率值，因為AD9954的頻率控制寄存器是32位，所以從偽碼發(fā)生控制器傳來的是32頻率控制字，頻率控制字通過SPI總線傳到AD9954后，先存人I／O緩沖寄存器中，然后通過I／0控制和SYNC_CLK(AD9954主時鐘的4分頻)共同作用將頻率字送到頻率控制寄存器中。32位頻率控制寄存器的每32比特字都對應(yīng)ROM單元中的一個確定頻率，因為使用50個頻點，所以輸入的頻率字有50種。由偽碼發(fā)生控制器提供的40MHz頻率經(jīng)PLL單元后變?yōu)?00MHz。然后把不同的輸出頻率存入ROM單元，ROM單元輸出的數(shù)字信號經(jīng)DAC后轉(zhuǎn)換為模擬信號輸出。

另外，由于AD9954輸出的信號是差分信號，所以要在AD9954的輸出端加一個l：1的不平衡一平衡變壓器，將信號變成單路信號。而這時的信號還有很多毛刺，要經(jīng)過一個濾波器濾波，采用120MHz的7階橢圓濾波器來濾波。由此，DDS就產(chǎn)生了4000跳／s的跳變頻率。

4 結(jié)束語

從整個硬件系統(tǒng)的設(shè)計來看，采用較多的數(shù)字設(shè)計技術(shù)。首先，采用直接數(shù)字頻率合成器，簡化了整個設(shè)計且提高了性能，同時DDS具有的高速頻率切換性能為進一步提高頻率跳變確定了可靠保證。其次，采用高性能的S3C2410微處理器和現(xiàn)場可編程門陣列，以嵌入式系統(tǒng)的方式為跳頻序列的產(chǎn)生、同步的捕獲與跟蹤等處理過程實現(xiàn)了數(shù)字化和軟件化，這樣使得該跳頻電臺系統(tǒng)設(shè)計成為一個通用的數(shù)據(jù)通信硬件平臺，為系統(tǒng)的進一步升級，采用性能更佳的同步方案和更具靈活性的組網(wǎng)方案創(chuàng)造了良好的條件。