在GPS接收機基帶處理器中，擴頻信號的捕獲及定位的快速、精確和實時性的需求成為整個處理器的核心，不但是影響接收性能指標和數據解算的重要因素之一，而且指引著基帶處理芯片設計的新方向。本文針對影響基帶處理性能的窄帶干擾和固定捕獲門限無法適應移動信道下信號的快衰落和動態(tài)變化兩個突出問題，基于電路可實現(xiàn)性和算法處理時間開銷兩方面考慮，提出抑制窄帶干擾自適應能量判決門限的頻域濾波和雙門限自適應調整的PN碼捕獲模塊的IP。采用基于ARM7的SoC設計，通過AMBA總線使CPU快速捕獲。最后，結合ARM公司的Integrator/AP ASIC Development Board實現(xiàn)整個SoC基帶處理器的協(xié)調工作，在加入窄帶干擾信號的條件下對測試點進行監(jiān)測發(fā)現(xiàn)，即使在信噪比大幅度變化的情況下，也可以保證多次捕獲的時間和失鎖概率在一個很小的范圍內。
1 系統(tǒng)模型
　　窄帶干擾抑制和雙門限自適應調整PN碼捕獲的系統(tǒng)模型如圖1所示，其中IP設計部分為系統(tǒng)的核心，主要由抗窄帶干擾濾波電路、去重疊電路、雙門限自適應碼捕獲電路組成。相應的碼偏移調整電路、窗口濾波電路、FFT和IFFT電路實現(xiàn)頻域變換，使各頻域分量收斂速度和電路處理更快。下面詳細分析設計中的兩個核心部分。

2 基帶處理SoC的捕獲IP設計
2.1 抗窄帶干擾濾波模塊
　　基于BPSK調制的直接序列擴頻（DSSS）基帶接收系統(tǒng)中主要有時域處理和頻域處理兩種主要的抗窄帶干擾技術。在接收信號中，相對于寬帶擴頻信號窄帶干擾的帶寬只占很小的頻帶，而且具有較高的功率譜密度，只需對窄帶干擾嚴重的部分帶寬限幅并保持其相位即可抑制窄帶干擾的大部分能量。頻域處理各頻域分量具有獨立收斂性，因此對窄帶干擾抑制的效果更優(yōu)。
　　因此，基于頻域干擾濾波設計的核心是干擾檢測門限，根據接收頻譜特征動態(tài)，設定各個子帶的能量判決門限的算法來實現(xiàn)電路[1]。對于窄帶干擾信號可以通過多個正弦波之和來模擬[2]，因此一個完整的接收信號可以表示如下：

右邊第1項為接收的C/A碼調制信號，PC/A為信號的平均功率，C(t)為C/A碼序列，fL1為基帶接收信號的載頻，θ為載波初始相位；模擬的窄帶干擾信號為n個疊加。
　　在圖1中1/e(n)，yp(n)，yl(n)為下變頻信號和本地碼相關后的信號，相關信號經過步長為n的累加積分求和運算得到頻域濾波前的能量值

對頻域轉換后的信號首先進入功率密度運算單元處理，提取各子帶的功率密度，并存儲到功率密度矢量FIFO中，記為B0，同時輸入到能量判決門限模塊。能量判決門限單元經過判決器和信道中的窄帶干擾的功率密度對比模擬，從而得到矢量的自適應子帶能量判決門限，記為AH=k×B0+σ2，對于n個子帶也就對應著一個n維的矢量值。因此對于每個子帶來說，根據各自的功率譜密度，通過遺忘因子和收斂因子的動態(tài)設定，可以得到不再是固定常數的能量判決門限。設計原理如圖2所示。

2.2 雙門限自適應調整門限模塊
    偽碼的捕獲是以本地擴頻序列與所接收信號的相位誤差在一個碼片之內為標準，然而固定門限法在低信噪比下判決的虛警概率很高，對于快變信號的快衰落和動態(tài)變化的捕獲效果不佳，因此使用動態(tài)捕獲門限是必要的。
    在進入捕獲模塊之前，信號經過加窗和干擾抑制濾波器后，在FFT邊緣的有用信號會失真并且能量損失較多。因此增加兩路碼片偏移處理,一路延遲1/2碼片長，一路超前1/2碼片長，原路即時傳輸。
    基于雙門限自適應調整的PN碼捕獲實現(xiàn)方法，由前后兩個積分器采用雙重搜索策略組成。每個積分器對應為一個緩沖計數器，第一組積分器有較短的積分時間Δt1，第二組積分器具有較長的積分時間Δt2。每次搜索判決根據檢測門限H0和同步門限H1完成，檢測門限用來檢測信號是否存在，信噪比較低時檢測門限較大，以有效地降低虛警概率；同步門限用來從噪聲中判別信號的同步。
    從圖3的捕獲點與碼組和碼片時間間隔關系圖中可以看出，不同的碼組在不同的時間點的捕獲點呈線性關系。第一組比較器完成主要的監(jiān)測工作，為了提高效率和速度使用了三級流水設計，每級對應一路通道。經下變頻后的信號r(t)，與本地的進行過三次碼偏移的非相干偽碼運算，即超前、即時、滯后三種碼偏移，來快速實現(xiàn)偽碼的捕獲，輸出s(t)。經過第一組積分器后輸出BH1，與信號檢測門限TH1進行比較。若BH1

3 IP的驗證和性能分析
　　采用ARM公司的Integrator/AP ASIC Development Motherboard作為驗證平臺，濾波和捕獲跟蹤模塊是SoC中的一個IP，整個SoC以ARM7處理器為核心，通過AHB總線實現(xiàn)多個內部高速IP的互連，主要完成對接擴、下變頻、捕獲和濾波高速IP進行通信和解算；應用APB總線與外設進行交互，使用橋接器連接到AHB總線上，實現(xiàn)整個SoC的協(xié)同驗證。
　　GPS_BaseBand Processor的驗證平臺主要由三部分組成：Logic Module、 Core Module、ARM_ASIC Motherboard。其中Logic Module就是實現(xiàn)濾波和捕獲跟蹤的邏輯模塊，GPS基帶處理器的其他模塊可以通過加載多塊Logic Module來搭建整個設計。由于采用ARM公司的新型SoC設計開發(fā)平臺，可以將設計分割并行設計，并且通過AMBA總線將各個設計整合，因此提高了整個設計的效率。基帶處理器的設計和驗證開發(fā)平臺如圖5所示。

IP級驗證采用XILINX公司的XC2V4000高速芯片，經過synplify 8.5綜合后，設計使用了整個芯片資源的91%，103個乘法器和97個18kB的片上RAM，因此能夠滿足IP驗證需求。
　　通過運行AP開發(fā)的軟硬件協(xié)同驗證環(huán)境，可以顯示當前AP系統(tǒng)驗證過程，核心板、邏輯板和基本外圍電路的狀態(tài)信息和驗證結果如圖6。

在加噪輸入點處，給輸入信號加入高斯白噪聲，在捕獲觀測點對信道的系統(tǒng)性能進行分析。假設每個碼片只采樣一個點，每個時刻都只有一個門限值，并且在N個碼片的累積過程中載波相位f保持不變的情況下，通過基帶處理器對6路下變頻信號接收和捕獲，在接收中心頻率為1 575.42MHz，接收電平為-137dBm的條件下，觀測到在對不同頻帶的窄帶干擾有效濾除同時，使信號在快衰減信號和信噪比突變的條件下捕獲的速度和精度能夠提高36%。
　　本文對于基帶處理器中捕獲跟蹤時信號的檢測概率的跳變和信號的粗同步時間優(yōu)化的相關算法沒有更多考慮。下一步工作的重點是在此設計驗證環(huán)境下針對GPS 接收算法作進一步研究。