EDA 工具是集成電路設計和制造流程的支撐，是集成電路設計方法學的載體，也是連接設計和制造兩個環(huán)節(jié)的紐帶和橋梁。

集成電路企業(yè)需要在 EDA 工具的幫助下完成設計和制造的過程，故根據(jù) EDA 工具使用階段可以分為集成電路制造類 EDA 工具和集成電路設計類 EDA 工具兩個主要大類。

其中制造類 EDA 工具主要用于集成電路制造的工藝平臺開發(fā)階段及晶圓生產階段，設計類 EDA 工具主要用于集成電路的設計階段（數(shù)字集成電路 EDA、模擬集成電路 EDA 屬 于設計類 EDA 按電路類型的分類方式），其對應的關鍵環(huán)節(jié)如下圖：

圖：集成電路設計和制造流程、關鍵環(huán)節(jié)及相應 EDA 支撐關系

EDA 工具的細分門類情況及其具體作用

根據(jù)上述集成電路設計和制造流程的主要階段、關鍵環(huán)節(jié)圖，可將各 EDA 工具支撐的相應關鍵環(huán)節(jié)進行進一步細分，其所屬的細分門類、具體作用及市場 主要供應方如下：

圖：EDA 工具的主要大類及細分門類示意圖

1、集成電路制造類 EDA 工具

集成電路制造類 EDA 工具主要指晶圓廠（包括晶圓代工廠、IDM 的制造部 門等）在工藝平臺開發(fā)階段和晶圓生產階段使用的，用于支撐其完成半導體器件 /制造工藝開發(fā)、器件建模和 PDK、集成電路制造等環(huán)節(jié)的 EDA 工具。

該等工具能夠幫助晶圓廠完成半導體器件和制造工藝的設計，建立半導體器件的模型并通 過 PDK 或建立 IP 和標準單元庫等方式提供給集成電路設計企業(yè)，并在后續(xù)根據(jù)物理實現(xiàn)后的設計文件完成制造時，優(yōu)化制造流程，提高量產良率。

2、集成電路設計類 EDA 工具

集成電路設計類 EDA 工具主要指集成電路設計企業(yè)在集成電路設計階段使 用的，用于支撐其基于晶圓廠提供的 PDK 或 IP 和標準單元庫進行的電路設計， 對設計結果進行電路仿真及驗證，并進行設計優(yōu)化，最終通過物理實現(xiàn)形成設計文件的 EDA 工具。該等工具能夠幫助集成電路設計企業(yè)自動化地完成主要設計 環(huán)節(jié)，提高設計效率和設計質量，優(yōu)化設計以提升產品的性能等指標，并對集成電路的功能運行進行模擬，以驗證功能和性能指標，保障芯片達到設計標準和較高量產良率，并縮短產品上市時間。

集成電路設計類 EDA 工具通常有兩種分類方式，按電路類型分類和按應用 場景分類。

①按電路類型分類?

按電路類型分類屬于傳統(tǒng)的分類，該方式根據(jù)集成電路處理的信號不同，分為數(shù)字集成電路設計類 EDA 工具（“數(shù)字 EDA 工具”）和模擬集成電路設計類 EDA 工具（“模擬 EDA 工具”）。

電學中，將連續(xù)變化的電壓、電流等物理量稱為模擬信號，而離散變化的電壓、電流則稱為數(shù)字信號。數(shù)字電路是用數(shù)字信號完成對數(shù)字量進行算術運算和 邏輯運算的電路。通常數(shù)字電路的單元結構簡單，集成度高，需要對數(shù)字信號進 行快速處理，通常對數(shù)字集成電路設計的軟件自動化程度要求相對較高；模擬電路是處理外界連續(xù)的模擬信號（圖像、聲音、觸感、溫度、濕度等）或者雖然不能直接感知但是客觀存在的模擬信號（微波等）的電路，通常需要更多的人工干預。

在集成電路行業(yè)發(fā)展早期，芯片的規(guī)模和集成度相對較低，芯片的功能相對 單一，數(shù)字電路和模擬電路相對獨立，EDA 工具分類也相對清晰，對應 EDA 流程也相對簡單。

②按設計應用分類

隨著芯片集成度和功能復雜度的提升，傳統(tǒng)的單一數(shù)字電路或模擬電路難以滿足高端 SoC 芯片的設計需求，大規(guī)模乃至超大規(guī)模集成電路中，往往既存在 數(shù)字電路也存在模擬電路。面對上述復雜的設計需求，并結合所采用的工藝平臺 的特點，領先的芯片設計和制造公司基于各領先 EDA 公司提供的按照傳統(tǒng)產品 類型分類的數(shù)字 EDA 工具和模擬 EDA 工具進行評估、驗證和組合，從而打造針對各自不同類別芯片的 EDA 設計流程，并最終形成相應的全流程解決方案。

根據(jù) WSTS 報告，芯片按設計應用可分為模擬芯片、微處理器芯片、邏輯芯片、存儲器芯片等四個細分門類，各門類芯片產品類型眾多，所對應的 EDA 解決方案所使用的 EDA 工具和 EDA 設計流程差異性也較大，均為不同設計方法學的體現(xiàn)和載體。

EDA行業(yè)的競爭格局

1、決定 EDA 行業(yè)競爭格局的關鍵指標

決定 EDA 行業(yè)競爭格局的關鍵指標為 EDA 公司核心產品的國際市場競爭 力，即全球領先集成電路企業(yè)認可和量產采用情況。在此基礎上，能否基于自身核心產品及技術形成的關鍵流程或全流程解決方案也是影響 EDA 行業(yè)競爭格局 的重要指標。

隨著集成電路行業(yè)的技術迭代，先進工藝的復雜程度不斷提高，下游集成電路企業(yè)設計和制造高端芯片的成本和風險急劇上升。從芯片制造端看，在設備投入方面，以先進的 5nm 工藝節(jié)點為例，根據(jù) IBS 的數(shù)據(jù)，集成電路制造廠商的設備投入成本超 150 億美元，是 14nm 工藝的兩倍以上、28nm 工藝的四倍左右。

高額的資本支出給晶圓廠的生存和發(fā)展帶來了嚴峻的挑戰(zhàn)；從芯片設計端看，根據(jù) IBS 報告，以先進工藝節(jié)點處于主流應用時期的芯片設計成本為例，工藝節(jié)點為 28nm 時，單顆芯片設計成本約為 0.4 億美元；工藝節(jié)點為 16nm 時，單顆芯片設計成本約為 0.79 億美元；而當工藝節(jié)點達到 5nm 時，單顆芯片設計成本上升至約 4.17 億美元，若因設計失誤而導致流片失敗，芯片設計企業(yè)將額外承擔更高的設計成本。

另一方面，先進工藝復雜程度不斷提高也使得設計和制造的技術難度顯著提升，下游集成電路企業(yè)在設計和制造高端芯片時對 EDA 工具使用的依賴性顯著提高。

從芯片制造端看，隨著工藝節(jié)點的演進，半導體元器件體積和芯片面積越來越小，單位面積容納的晶體管數(shù)量越來越多。根據(jù) IBS 報告，以 80mm2面積 的芯片裸片為例，在 16nm 工藝節(jié)點下，單顆裸片可容納的晶體管數(shù)量為 21.12 億個，即每平方毫米 2,640 萬個晶體管；在 7nm 工藝節(jié)點下，晶體管數(shù)量可增長 到 69.68 億個，即每平方毫米 8,710 萬個晶體管。

在如此高的芯片密度下，光刻出現(xiàn)誤差的可能性越來越大、越來越難以控制，較大程度上依靠高性能計算為核心的 EDA 工具對制造流程進行優(yōu)化，對誤差進行預判和實時調整。從芯片設計端看，目前芯片產品市場競爭激烈、更新迭代速度快、產品同質化高，產品研發(fā)上市時間緊張，而芯片設計規(guī)模卻不斷增大。以設計門級規(guī)模為例，工藝節(jié)點為 28nm 時，芯片設計的門級規(guī)模為億門級；工藝節(jié)點為 16nm 時，芯片設計的門 級規(guī)模增加至十億門級；而當工藝節(jié)點達到 7nm 時，芯片設計的門級規(guī)?？蛇_百億門級，芯片設計人員依靠手工設計已不再具有實際可操作性，且在如此規(guī)模的芯片設計過程中，EDA 工具的效率和可靠性直接決定芯片產品能否如期上市且達到設計要求。

在此背景下，作為集成電路設計與制造環(huán)節(jié)必不可少的支撐工具，集成電路企業(yè)對 EDA 工具的重視程度與日俱增，在選擇 EDA 工具及其供應商時也極為謹慎。與極高的時間成本和資金風險相比，領先的集成電路制造廠商和芯片設計公司對 EDA 工具的價格敏感度往往相對較低，但更加關注其能否在關鍵環(huán)節(jié)提供更高的技術及商業(yè)價值，且對其功能、性能和精準度等方面提出了嚴苛的標準和要求。

該等企業(yè)在進行用于量產使用的規(guī)?；少徢?，往往基于對行業(yè)發(fā)展和 技術需求的認知，優(yōu)先關注和選擇 EDA 供應商具有國際市場競爭力的核心優(yōu)勢 產品，并對 EDA 工具及其供應商在技術、產品、服務及持續(xù)發(fā)展能力等多維度 進行較長時間的審慎評估，以確保相關工具能長期、有效且可靠地在大規(guī)模量產 中采用，且一經采用不會輕易替換。

此外，當 EDA 公司擁有的核心優(yōu)勢產品的數(shù)量逐步增多、國際市場競爭力越來越強，并形成關鍵流程或者全流程的解決方案時，不僅產品銷售協(xié)同效應上 具有明顯優(yōu)勢，且豐富多樣的產品種類亦可以滿足客戶的多方面需求，為其提供 一站式采購選擇。因此，這些 EDA 公司能夠利用多元化的產品類型及解決方案 分散研發(fā)和市場風險，快速疊加和擴大市場份額。

因此，體現(xiàn) EDA 公司技術水平特點及其先進性、衡量企業(yè)市場競爭力和影響市場格局的核心關鍵指標為全球領先集成電路企業(yè)認可和量產采用情況，以及 是否擁有基于自身核心產品及技術形成的具有國際市場競爭力的關鍵流程或全 流程解決方案。

全球 EDA 行業(yè)競爭格局

目前全球 EDA 市場處于新思科技、鏗騰電子、西門子 EDA 三家廠商壟斷的格 局,行業(yè)高度集中。該等公司均以其在國際市場上具備行業(yè)領導地位的核心 EDA 產品為錨，通過數(shù)十年不間斷的高研發(fā)投入夯實鞏固其核心產品的技術領先優(yōu) 勢，并通過不斷拓展、兼并、收購逐步形成全流程解決方案，最終得到全球領先集成電路企業(yè)的充分認可使用，確立行業(yè)壟斷地位，并已建立起相當完善的行業(yè)生態(tài)圈，形成了較高的行業(yè)壁壘和用戶粘性，占據(jù)了全球主要的 EDA 市場。根據(jù)賽迪顧問，2020 年國際 EDA 巨頭全球市場占有率超過 77%。?

基于國際 EDA 巨頭的核心優(yōu)勢產品及全流程覆蓋的發(fā)展經驗及成果，在全 球范圍內 EDA 公司存在兩種不同的發(fā)展特點：優(yōu)先重點突破關鍵環(huán)節(jié)核心 EDA 工具，在其多個核心優(yōu)勢產品得到國際領先客戶驗證并形成國際領先地位后， 針對特定設計應用領域推出具有國際市場競爭力的關鍵流程解決方案；或優(yōu)先重點突破部分設計應用形成全流程解決方案，然后逐步提升全流程解決方案中各關鍵環(huán)節(jié)核心 EDA 工具的國際市場競爭力。?

其中，以是德科技和 ANSYS 為代表的國際領先 EDA 公司，憑借在細分領域 取得的技術領先優(yōu)勢，為客戶實現(xiàn)更高價值，再依托細分領域優(yōu)勢逐漸向其他 環(huán)節(jié)工具拓展，目前已成功搶占了較為突出的市場份額，在特定的設計環(huán)節(jié)或特定領域形成了其壟斷地位。

其中，ANSYS 通過熱分析、壓電分析等核心優(yōu)勢產品、是德科技通過電磁仿真、射頻綜合等核心優(yōu)勢產品脫穎而出，并圍繞這些核心優(yōu)勢產品打造了具有國際市場競爭力的關鍵流程解決方案，分別成為全球排名第四、五的 EDA 公司。根據(jù)賽迪顧問，2020 年兩家公司合計全球市場占有率約為 8.1%。前五大 EDA 公司累計占有了約 85%的全球 EDA 市場份額。

圖：全球前五大 EDA 公司市場份額（內圈至外圈分別為 2018-2020 年數(shù)據(jù)）?????數(shù)據(jù)來源：賽迪顧問

除上述五家 EDA 公司外，全球范圍內的 EDA 企業(yè)中，優(yōu)先突破關鍵環(huán)節(jié)核心工具的典型公司國際上還有 PDF Solutions 等，國內有概倫電子、廣立微等；優(yōu)先突破部分設計應用全流程解決方案的典型公司國際上有 SILVACO、Jedat Inc. 等，國內有華大九天等，如下：

注：以上的分析和統(tǒng)計僅針對集成電路設計和制造的 EDA 工具和企業(yè)，不包括 PCB 等板級 設計的工具和企業(yè)。????圖：EDA 行業(yè)競爭格局示意圖

全球行業(yè) EDA 技術發(fā)展狀況及未來趨勢

面對當今摩爾定律的困境和集成電路行業(yè)的發(fā)展特點，全球主流 EDA 技術 發(fā)展有兩種思路：持續(xù)和領先集成電路企業(yè)合作，堅定的推動工藝節(jié)點向前演 進和支持不同工藝平臺的創(chuàng)新應用；或不斷挖掘現(xiàn)有工藝節(jié)點的潛能，持續(xù)進行流程創(chuàng)新，縮短產品上市時間，提升產品競爭力。

1、與全球領先集成電路企業(yè)合作，推動工藝節(jié)點的持續(xù)演進?

集成電路制造行業(yè)經歷了數(shù)十年的快速發(fā)展，先進光刻與刻蝕技術等集成 電路制造所需的專用技術不斷突破，半導體器件也朝著 7nm、5nm、3nm 等先進工藝節(jié)點不斷演進，晶體管尺寸在不斷逼近物理極限。根據(jù)摩爾定律，約每 18 個月工藝就進行一次迭代。而根據(jù) SIA 及 IEEE 報告，隨著工藝節(jié)點不斷演進， 現(xiàn)有技術瓶頸的制約正在加強，工藝的迭代速度已經有所放緩，自 2015 年起工藝迭代（11/10nm）速度已經下降為 24 個月。未來該趨勢將進一步持續(xù)，預計 2022 年起工藝迭代（3nm）速度將下降為 30 個月，目前業(yè)界普遍認為集成電路 行業(yè)已經進入到后摩爾時代。后摩爾時代先進工藝技術繼續(xù)突破的難度激增、 設計和制造復雜度和風險的大幅提升均對 EDA 公司提出了新的挑戰(zhàn)和要求，每 一代先進工藝節(jié)點的突破，均需由工藝水平最先進的晶圓廠、頂尖 EDA 團隊和 設計經驗豐富的集成電路設計企業(yè)三方協(xié)力共同推進，才有可能盡早實現(xiàn)。根 據(jù) Yole 報告，最終能夠成功突破 20nm、14nm、7nm 等工藝節(jié)點并且持續(xù)向 5nm、 3nm 等更先進工藝研發(fā)的晶圓廠數(shù)量越來越少，能夠與臺積電、三星電子、英特 爾、中芯國際等全球領先企業(yè)合作，堅持開發(fā)先進工藝節(jié)點的 EDA 團隊和集成 電路設計企業(yè)數(shù)量也寥寥無幾。

圖：全球晶圓廠先進工藝節(jié)點突破情況（截至 2020 年底） 數(shù)據(jù)來源：Yole

根據(jù) IEEE 發(fā)布的國際器件與設備路線圖（IRDS），摩爾定律發(fā)展到 5nm 及 以下工藝節(jié)點的時候，繼續(xù)按照傳統(tǒng)工藝，通過傳統(tǒng)的工藝縮小晶體管的尺寸會變得極為困難。未來先進工藝節(jié)點的演進將遵循三個方向進行，分別為延續(xù) 摩爾定律（More Moore）、超越摩爾定律（More than Moore）和新型器件（BeyondCMOS）。其中延續(xù)摩爾定律指通過在器件結構、溝道材料、連接導線、架構系統(tǒng) 等方面進行半導體工藝制造的創(chuàng)新研發(fā)以持續(xù)縮小晶體管尺寸，沿著傳統(tǒng)摩爾 定律的道路繼續(xù)往前推進。超越摩爾定律指不再單純依靠縮小晶體管尺寸，而 是通過電路設計以及系統(tǒng)算法優(yōu)化、先進封裝技術集成更多數(shù)量的晶體管等方式綜合以提升性能。同時，根據(jù)應用場景來實現(xiàn)芯片功能的多樣化，滿足互聯(lián) 網、物聯(lián)網、生物醫(yī)藥、新能源等各新興領域的發(fā)展應用需求，挖掘和研發(fā)傳 感器、功率半導體、可穿戴設備等各類對工藝節(jié)點要求相對較低但市場規(guī)模巨大的非數(shù)字芯片。新型器件是指通過研發(fā)全新的半導體元器件、半導體材料， 甚至全新的工藝系統(tǒng)架構，以取代現(xiàn)有硅基 CMOS 工藝。

為配合上述技術發(fā)展趨勢，EDA 行業(yè)需要同步發(fā)展和突破能支撐更先進工藝 節(jié)點、更復雜的設計和制造及更多樣化的設計應用的 EDA 工具和流程，EDA 工具自身也需要不斷的提高速度、精度、可靠性等技術指標，并利用新型計算、人 工智能、云計算等先進技術等進行賦能，綜合提高自動化程度和工作效率。2021 年 6 月，新思科技與三星電子合作，宣布其支撐的三星 3nm GAA 工藝 SoC 芯片 已獲得一次性成功流片，有效加速了三星 3nm 工藝研發(fā)，得到三星電子的高度 評價。以 DARPA 和谷歌為代表的機構和企業(yè)則在探索通過超高效計算、深度學習、云端開源等技術，推動敏捷設計與 EDA 全自動設計和自主迭代功能。

2、不斷挖掘工藝潛能，持續(xù)進行流程創(chuàng)新

先進工藝節(jié)點的開發(fā)需要較長時間且難度較高，晶圓廠為加快工藝節(jié)點的 開發(fā)速度，需要和集成電路設計企業(yè)更緊密地協(xié)同，實現(xiàn)更快速的工藝開發(fā)和 芯片設計過程的迭代；集成電路設計企業(yè)需要更早地介入到工藝平臺開發(fā)階段 中，協(xié)助晶圓廠對器件設計和工藝平臺開發(fā)進行有針對性的調整和優(yōu)化。IDM 廠 商由于設計和制造環(huán)節(jié)在同一體系內完成，在工藝與設計協(xié)同優(yōu)化的實踐上有 著天然的優(yōu)勢。

類似 DTCO 的理念已在國際領先的 IDM 廠商內部進行了多年的實 踐，能夠幫助其在相同工藝節(jié)點下達到更高的芯片性能和良率，從而極大地增 強盈利能力，成為提高市場競爭力的核心因素。

以英特爾為例，其先進節(jié)點的 制造工藝開發(fā)速度雖不及臺積電和三星電子，但基于其對工藝潛能的深度挖掘， 可實現(xiàn)相同工藝節(jié)點下芯片更高的集成度和優(yōu)異的性能。根據(jù) DIGITIMES 的數(shù)據(jù)，英特爾基于 10nm 工藝節(jié)點的晶體管密度為每平方毫米 1.06 億個晶體管， 高于臺積電和三星電子基于 7nm 工藝節(jié)點的芯片晶體管密度；其基于 7nm 工藝 節(jié)點的芯片晶體管密度為每平方毫米 1.8 億個晶體管，高于三星電子的基于 3nm 工藝節(jié)點和臺積電基于 5nm 工藝節(jié)點的芯片晶體管密度。（本文資料精選自上海概倫電子股份有限公司首次公開發(fā)行股票并在科創(chuàng)板上市申請文件審核問詢函的回復）

圖：晶圓廠不同工藝節(jié)點的晶體管密度對比（單位：億個晶體管/mm2） 數(shù)據(jù)來源：DIGITIMES

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