1 引 言

最近，TD-SCDMA 綜合測試儀引起國內研究機構和國外測試儀表業(yè)巨頭很大興趣。文獻[1]指出了TD2SC2DMA 綜合測試儀是產業(yè)鏈的薄弱環(huán)節(jié)，文獻[1-2]提出了采用綜測儀構建一致性測試系統(tǒng)的方案。Agilent、R &S 等計劃推出相應產品或正在進行研發(fā)。

綜合測試儀總體結構都由物理層、高層協(xié)議棧、主控，測量算法4 部分組成。TD-SCDMA 與WCD2MA、CDMA2000 、GSM 綜合測試儀的主要區(qū)別是物理層，其他部分可以借鑒已有測試系統(tǒng)。文獻[3 ]給出了WCDMA/ GSM 手機測試系統(tǒng)主控的軟件設計。

TD-SCDMA 系統(tǒng)與WCDMA 系統(tǒng)高層協(xié)議?；鞠嗤y量算法也可以借鑒W DM 綜合測試儀的相應算法。所以實現物理層是實現TD-SCDMA 綜合測試儀的關鍵，需要重新研究設計。

綜合測試儀物理層具有系統(tǒng)仿真功能和射頻數據采集雙重任務。一般基站的物理層功能與系統(tǒng)仿真功能類似。雖然目前已經有大量文獻討論WCDMA 基站實現各個方面的問題，如文獻[4]比較了各種硬件平臺方案，文獻[5] 分析了各個算法的快速實現方法。但是，由于綜合測試儀物理層具有雙重任務，所以需要研究設計新的物理層實現方案來滿足要求。

本文在第2 部分簡要介紹了物理層與綜合測試儀其他部分的接口，第3、4 部分分別描述了物理層硬件平臺實現方案，DSP 和F PGA 程序設計方案。第5部分總結了物理層實驗結果。

2 物理層接口

綜合測試儀采用XI 總線架構，邏輯功能如圖1示。

圖1 　綜合測試儀邏輯功能圖

綜合測試儀物理層通過LVDS ( 低電壓差分信號) 接收來自Ae roFlex3030 的12 倍速IQ 信號，經過處理，把結果分2 路通過PXI 傳給測量算法以及協(xié)議棧。測量算法接收到物理層采集的12 倍速數據，得出ACL R、OBW、EVM 等測量數值。高層協(xié)議棧接收物理層解調的TD-SCDMA 信號，進一步進行L2 、L3 等高層協(xié)議處理。同時，物理層接收高層協(xié)議棧的數據，使用3 GPP 協(xié)議規(guī)定的算法進行處理之后，以1 倍速信號通過L VDS 傳輸到AeroFlex3020 ,最后通過功分器發(fā)射給待測終端。

3 物理層硬件平臺

物理層采用通用DSP 加FPGA 架構， 如圖2所示。

圖2 物理層硬件架構圖

硬件選用高性能的DSP 處理芯片---德州儀器面向通信應用的TMSC320C6416 處理器，其參數如下：主頻1 GHz ,二級緩存1 MB ,配備維特比協(xié)處理器(VCP) ,Turbo 碼譯碼協(xié)處理器( TCP) .F PGA 選用最新的Xilinx Vertex 芯片。

FP GA 與DSP 通過EMIFA 口以SBSRAM 方式連接，EMIF 時鐘采用100 MHz[ 6 ]，以確保高速數據交換。本設計沒有采用單獨的PXI 接口芯片，而采用TMSC320C6416 內置的PXI 接口模塊。采用這種XI 硬件連接，同時使用優(yōu)化后W 編寫的驅動程序，完全可以滿足射頻12倍速信號采集的要求，而實現更加簡單。

4 DSP 和FPGA 程序設計

4.1 FPGA 程序設計

F PGA 采用ISE 開發(fā)環(huán)境，使用VHDL 語言描述FPGA 硬件電路。綜合測試儀物理層與一般基站物理層不同，要實現更加復雜的流程， 所以把盡量多的任務在DSP 完成。F PGA 內部只接收DSP 輸出的單倍速的數字信號，根據3 GPP 協(xié)議，實現根升余弦濾波，采用內插方法，把單倍速的數字信號變?yōu)?4 倍速信號， 通過L VDS 模塊發(fā)送給AeroFlex 3020。同時，接收Are2oFlex3030 的24 倍速，數據分成2 路，一路4 倍速信號經過根升余弦用于解調TD-SCDMA 信號，另外一路12 倍速信號用于測量。

4.2 DSP 程序設計

DSP 主要功能是根據3 GP P 協(xié)議接收高層傳輸的信息，產生TD-SCDMA 信號，傳輸給FPGA 以及接收FPGA 4 倍速數字信號，之后解調TD-SCDMA 信號，把解調后的信號傳給高層。同時傳送12 倍速信號給射頻測量。DSP 流程圖如圖3 所示。

圖3 　DSP 流程圖[!--empirenews.page--]

由于FPGA 內部RAM 容量的限制，只能緩存一小段時間內12 倍速的數據，設計時充分考慮到這點限制。FPGA 只緩存200μs 12 倍速數據和5 ms (一個TD-SCDMA 系統(tǒng)子幀) 4 倍速數據。每200 μs 產生定時中斷給DSP，并設置相應信號量。DSP 檢測到是否接收FPGA 數據的情況，然后判斷4 倍速數據是否收齊以采取相應動作，這樣就解決了F PGA 內部高速RAM 容量有限的問題。

一般以FPGA + DSP 為硬件平臺的解決方案中，圖3 中產生TD-SCDMA 信號和TD-SCDMA 信號解調2 個模塊不全部在DSP 中實現?？紤]到本物理層需要復雜的流程處理，本方案采用全DSP 實現。

由于圖中生成TD-SCDMA 信號與解調TD2SC2DMA 信號流程互為相反過程，所以下面只闡述生成TD-SCDMA 信號部分。為了闡述方便， 考慮沒有智能天線的情況。如果實現智能天線，只需要稍加擴展。生成TD-SCDMA 信號的流程圖如圖4 所示。

圖4 　生成TD-SCDMA 信號的流程圖

每次調用成幀過程，首先采用全DSP 實現方案所特有的調度算法判斷是否所有物理信道都處理完畢，如果不是，則選擇一個物理信道進行下一步處理。

采用另一特有調度算法判斷該物理信道承載的傳輸信道是否處理完畢。每個傳輸信道處理完畢之后，把各個傳輸信道處理結果復用起來，成為編碼復用傳輸信道，再統(tǒng)一處理。依次處理每個物理信道，最后把所有的結果一起進行調制等處理。

與已有方案不同，很多用FPGA 實現的算法，如調制、擴頻、加擾都放在DSP 執(zhí)行。通過分析協(xié)議，采用查表法可以用DS P 高效實現調制、擴頻和加擾，不會對DSP 產生過大負荷。

5 實驗結果

本物理層支持高速率數字信號采集。采集的信號，經過相應射頻測量算法計算，即可完成各種終端射頻指標測量。圖5 表示呼叫狀態(tài)下EVM測量結果。

圖5 　呼叫狀態(tài)下EVM 測量

該物理層支持豐富的終端業(yè)務能力測量。表1列出了物理層支持的有代表性的業(yè)務，以及相應實測DSP 的負荷。

表1 物理層支持的業(yè)務

6 結 論

基于綜合測試儀物理層的雙重任務特點，本文詳細闡述了TD-SCDMMA綜合測試儀物理層的硬件構成， FPGA 和DSP程序設計。大部分任務采用全DSP 實現，具有開發(fā)周期短的優(yōu)點。

物理層在863 項目大力支持的綜合測試儀項目中是實現難點，該方案發(fā)揮了重要作用，順利通過了專家組驗收。該綜合測試儀已經被無線電管理委員會、MTNET和眾多廠商廣泛采用，推動了TD產業(yè)發(fā)展。

目前，在該方案基礎之上，經過改進，系統(tǒng)仿真器進一步具備了支持HSDPA 終端測試的能力。今后將繼續(xù)研究設計以支持終端協(xié)議一致性測試和多模終端測試。