Altium北京辦公室正式投入運(yùn)營

Altium進(jìn)一步擴(kuò)大中國市場投入，助力中國電子行業(yè)發(fā)展。

基于FPGA的1553B總線接口設(shè)計(jì)[圖]

基于FPGA的短波AM解調(diào)器的設(shè)計(jì)

摘要：調(diào)幅是中短波廣播中一種主要的調(diào)制方式。本文針對現(xiàn)有的模擬短波AM解調(diào)器的不足，提出了一種基于FPGA的全數(shù)字解調(diào)器。其最大的優(yōu)點(diǎn)是將系統(tǒng)中的模擬電路壓縮到最小。短波信號在前端經(jīng)過模數(shù)轉(zhuǎn)換器采樣后直接送

始之系統(tǒng)應(yīng)用，終之嵌入式軟件

九十年代國家產(chǎn)業(yè)政策開始向集成電路傾斜后，簇生了今天欣欣向榮的集成電路產(chǎn)業(yè)，但遺憾的是人們還沒有真正理解集成電路芯片和嵌入式軟件的關(guān)系，包括政府、投資人和企業(yè)都沒有最大化的重視嵌入式軟件，研究集成電路

基于FPGA+DDS的控制設(shè)計(jì)

為了滿足目前對數(shù)據(jù)處理速度的需求，設(shè)計(jì)了一種基于FPGA+DDS的控制系統(tǒng)。闡述了系統(tǒng)硬件實(shí)現(xiàn)方法，給出了相關(guān)的軟件設(shè)計(jì)例程。并對DDS AD9911各個控制寄存器的設(shè)置與時序進(jìn)行詳細(xì)說明，最后給出了實(shí)驗(yàn)結(jié)果。

Verilog HDL高級語法結(jié)構(gòu)—任務(wù)（TASK）

如果傳給任務(wù)的變量值和任務(wù)完成后接收結(jié)果的變量已定義，就可以用一條語句啟動任務(wù)。任務(wù)完成以后控制就傳回啟動過程。如任務(wù)內(nèi)部有定時控制，則啟動的時間可以與控制返回的時間不同。任務(wù)可以啟動其他的任務(wù)，其他

新一代CPLD及其應(yīng)用

近年來，隨著集成芯片制造技術(shù)的發(fā)展，可編程邏輯器件（PLD）在速度和集成度兩方面得到了飛速提高。由于它具有功耗低、體積小、集成度高、速度快、開發(fā)周期短、費(fèi)用低、用戶可定義功能及可重復(fù)編程和擦寫等許多優(yōu)點(diǎn)，

FPGA仿真方法介紹及其仿真程序設(shè)計(jì)

一、概述 FPGA仿真方法： （1）交互式仿真方法：利用EDA工具的仿真器進(jìn)行仿真，使用方便，但輸入輸出不便于記錄規(guī)檔，當(dāng)輸入量較多時不便于觀察和比較。 （2）測試平臺法：為設(shè)計(jì)模塊專門設(shè)計(jì)的仿真程序，可

基于FPGA的語音錄制與回放系統(tǒng)

系統(tǒng)用FPGA實(shí)現(xiàn)了I2C總線控制器，以Altera公司的NiosⅡ嵌入式軟處理器為核心，結(jié)合高品質(zhì)數(shù)字信號音頻編／解碼芯片WM8731成功地實(shí)現(xiàn)了語音的錄制及回放功能，同時利用Matlab 7．O．4軟件對所采集的語音數(shù)據(jù)進(jìn)行仿真。系統(tǒng)采用SoPC技術(shù)，自行設(shè)計(jì)采集模塊和I2C協(xié)議驅(qū)動模塊，并通過AWALON總線掛裁在Nios軟核上實(shí)時高速采集與回放。實(shí)踐表明，系統(tǒng)具有集成度高，穩(wěn)定性好，實(shí)時性強(qiáng)的特點(diǎn)。

基于FPGA的帶CRC校驗(yàn)的異步串口通信

摘要：由于FPGA具有速度快，效率高，靈活穩(wěn)定，集成度高等優(yōu)點(diǎn)，所以為了提高串口通信的速度和效率，在串行通信中采用FPGA來實(shí)現(xiàn)串口通信是十分必要的。由于通信傳輸?shù)牟淮_定性以及干擾等原因，串行通信經(jīng)常會出現(xiàn)異

EPM7128在TMS320LF2407A系統(tǒng)中電平轉(zhuǎn)換的應(yīng)用

TMS320LF2407A采用了高性能靜態(tài)CMOS技術(shù)，使得供電電壓降為3.3V，減小了控制器的功耗。但是系統(tǒng)中依然存在很多5V供電的芯片，因此這個系統(tǒng)中就不可避免地存在不同供電電壓的模塊。

CPLD可編程方案的優(yōu)點(diǎn)簡介

隨著復(fù)雜可編程邏輯器件(CPLD)密度的提高,數(shù)字器件設(shè)計(jì)人員在進(jìn)行大型設(shè)計(jì)時,既靈活又容易,而且產(chǎn)品可以很快進(jìn)入市場。許多設(shè)計(jì)人員已經(jīng)感受到CPLD容易使用、時序可預(yù)測和速度高等優(yōu)點(diǎn),然而,在過去由于受到CPLD密度

基于FPGA的任意波形發(fā)生器設(shè)計(jì)與實(shí)現(xiàn)

摘要：本文提出了一種基于可編程邏輯器件(FPGA)芯片EP2C20F484的任意波形發(fā)生器的設(shè)計(jì)方法。完成了在FPGA的控制下，USB接口控制模塊、SRAM控制模塊、DA轉(zhuǎn)換模塊等協(xié)同工作的硬件設(shè)計(jì)、固件設(shè)計(jì)以及軟件設(shè)計(jì)，并給出了

版圖設(shè)計(jì)的一般規(guī)則

版圖設(shè)計(jì)總的原則是既要充分利用硅片面積，又要在工藝條件允許的限度內(nèi)盡可能提高成品率．版圖面積(包括壓焊點(diǎn)在內(nèi))盡可能小而接近方形，以減少每個電路實(shí)際占有面積；生產(chǎn)實(shí)踐表明，當(dāng)芯片面積降低10%，則每個大圓片

FPGA中內(nèi)嵌專用硬核

內(nèi)嵌專用硬核是相對底層嵌入的軟核而言的，指FPGA處理能力強(qiáng)大的硬核(Hard Core)，等效于ASIC電路。為了提高FPGA性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專用的硬核。例如：為了提高FPGA的乘法速度，主流的FPGA 中都集