編者按：sRIO一直以來都是用于嵌入式器件中的低延遲、高可靠性互連。今天，這些器件繼續(xù)進化，出現(xiàn)了第二代和第三代交換器和端點器件。目前的器件可提供超過所需sRIO規(guī)范子集的改進一包括可選sRIO擴展規(guī)范以及專有功能集。本刊將于七、八、九月連載三篇系列技術文章，深入討論sRIO技術。其中，第一篇文章將詳細分析標準sRIO功能在基帶中的應用，為下一步繼續(xù)討論如何利用預處理能力改善交換器和數(shù)據(jù)通道作鋪墊。第二篇文章將進一步討論第二代和第三代器件如何提供更多的專有特性，以進一步增強3G+基帶的性能和功能。第三篇文章將主要探討如何改進第二代和第三代sRIO器件，以提高3G+基帶處理能力的方法。

今天，串行RapidIO(sRIO)已經(jīng)成為所有設計人員理想的嵌入式互連選擇。推動其廣泛采用的最大動力是無線電信基礎設施，尤其是基帶。該事實的證據(jù)來自全球各大OEM廠商，他們已在量產(chǎn)基于sRIO規(guī)范1.2和1.3版本的系統(tǒng)設計。

sRIO憑借元器件中的低延遲、高可靠性互連。現(xiàn)在，這些器件繼續(xù)進化，出現(xiàn)了第二代和第三代交換器和端點器件。目前已被廣泛應用，可提供超過所需sRIO規(guī)范子集的功能--包括可選sRIO擴展規(guī)范以及專有功能集。本文是討論sRIO標準系列文章的第一篇，此文將詳細分析標準sRIO功能在基帶中的應用，為下一步繼續(xù)討論如何利用預處理能力改善交換器和數(shù)據(jù)通道作鋪墊。

sRIO概述

sRIO使基于交換器的對等網(wǎng)絡標準化(見圖1)。事實上，交換器本身的基本要求和功能根據(jù)規(guī)范都是標準的?；趕RIO的交換器可實現(xiàn)最佳的延遲和吞吐量，以及靈活的網(wǎng)絡拓撲結(jié)構。這些交換器可以按照先進電信計算架構(ATCA)或微型電信計算架構(microTCA)等標準提供靈活的模塊化背板支持。

該sRIO標準通過采用多點傳送事件控制符，實現(xiàn)所有器件的同步，特別是端點。主機產(chǎn)生控制符，而交換器需要通過交換器本身，以最低的延遲將這些控制符轉(zhuǎn)發(fā)到其輸出端口上的目的地。這種能力在基帶幀同步過程中保持所有元件的同步非常有用。 所有基于sRIO的器件均可最低限度地提供接收器控制的流量控制。這保證了器件能夠以硬件物理層的輸入端口解決流量擁塞問題，而不會丟失數(shù)據(jù)包。而且每次處理都用一個處理ID來跟蹤，對送出包的響應也用該處理ID標注。這樣，背壓和處理完成都是在物理層處理的，可將擁塞狀態(tài)下的響應時間縮至最短，包的發(fā)送也可得到保證。[!--empirenews.page--]

規(guī)范中的另一個標準是門鈴包。這些包在sRIO系統(tǒng)中扮演端點中斷的角色。在基帶中，數(shù)字信號處理(DSP)使用這些中斷來表示一個完整的IQ數(shù)據(jù)塊已經(jīng)收到，處理也將開始。主處理器可使用門鈴來通知某個給定的系統(tǒng)事件。

基帶中的應用

與ATCA標準相比，sRIO標準既可以實現(xiàn)模塊化而且還有助于硬件的可擴展性。利用該靈活性的優(yōu)勢，原始設備制造商(OEM)能夠節(jié)省成本，并支持多種無線標準。已經(jīng)出現(xiàn)的理想架構是集合到單個交換主板上的四個或更多數(shù)字信號處理器的多個基帶卡(見圖2)。

多家供應商現(xiàn)已開始提供具有sRIO互連的旗艦DSP產(chǎn)品。這些DSP利用多個高性能的直接存儲器(Direct Memory Access，DMA)存取引擎，將數(shù)據(jù)從內(nèi)部存儲器傳輸?shù)絪RIO端口，能最大限度擴大端口吞吐量。而且大多數(shù)器件都分配了多個器件ID，這有助于它們成為"單點傳送ID"的唯一目標，或者在多個DSP配置了相同"多點傳送ID"的情況下，成為多點傳送的接收者之一。此外，一些DSP可提供能夠接收任何目標ID包的混雜模式。這種靈活性對于支持特定DSP的控制流量和上行數(shù)據(jù)非常重要，該數(shù)據(jù)往往是多點傳送到多樣性DSP的。這種混雜模式在要求有復雜數(shù)據(jù)通道的系統(tǒng)中也非常有用，因為它能緩和路由限制。 除了DSP陣列之外，F(xiàn)PGA通常還可提供基帶協(xié)處理功能，以實現(xiàn)高度平行的信號處理。一般說來，F(xiàn)PGA作為單個sRIO端口的旁視器件，偶爾與含有兩個sRIO端口的數(shù)據(jù)通道一起使用。由于實現(xiàn)多sRIO端口和交換結(jié)構的成本較高，F(xiàn)PGA一般不用于交換。

FPGA提供一定程度的物理層控制來形成系統(tǒng)流量，這樣有助于在實現(xiàn)內(nèi)嵌時優(yōu)化系統(tǒng)性能。這對確保接收處理器或預處理器合適的包間距(Inter-Packet Gap，IPG)計時至關重要。在基帶中采用FPGA器件能進一步減少端點間的流量，確保流量間隔的一致性，而不會發(fā)生流量突發(fā)的情況。例如，考慮到DSP首要的數(shù)據(jù)傳輸機制是DMA，而DMA往往會以最快的速度引發(fā)長數(shù)據(jù)包。這種"引發(fā)"會導致接收端點或交換器的擁塞，最終可能迫使流量從DSP重新發(fā)送。提 供一致的IPG能夠使流量更好的運行，有助于處理端點，避免輸入緩沖器溢出和導致重新發(fā)包。通過向FPGA的物理層因特網(wǎng)協(xié)議(IP)提供包間閑置時鐘周期，可以實現(xiàn)IPG的高分辨率控制。

基帶卡上至少可以執(zhí)行一個主處理器，進行系統(tǒng)運行和維護，并提供控制信息。為滿足基礎設施的可用性需求，雙主機可以由具備所有合適仲裁功能的sRIO進行定義。

為了滿足上行系統(tǒng)中的幀延遲要求，或者作為一個全局存儲器，都需要執(zhí)行支持sRIO持續(xù)高吞吐量速率的大型緩沖器。例如，對IDT實現(xiàn)方法來說，像這樣的器件是在基帶板上執(zhí)行的。為了支持給定平臺上的多個標準，這個可選緩沖器元件也許會做成模塊化。許多OEM廠商已經(jīng)開始認識到對這種分立式緩沖器的需求。

系統(tǒng)設計師必須意識到，利用端點存儲器(如DSP存儲器)作為中央存儲空間的方法可能導致端點的端口擁塞。如果擁塞嚴重的話，最終將影響端點的真正價值。而將存儲器需求卸載到一個獨立的器件可以緩解這個瓶頸問題。在決定全局共享端點存儲器是否合適的時候，應該對端點的端口帶寬要求進行周到的系統(tǒng)設計考慮。

結(jié)語

隨著sRIO標準越來越多的在無線電信基礎設施等應用中采用，完全理解標準以及各種設計考慮因素對系統(tǒng)設計師來說變得越來越重要。這在設計高端3G+應用的時候尤其有用。合適的sRIO標準的執(zhí)行有助于實現(xiàn)比sRIO規(guī)范更高的可配置性。