摘要：隨著通信行業(yè)以及數字技術的不斷發(fā)展，市場上經常需要多模通信信號或多制式數字調制信號發(fā)生器，本文介紹了采用軟件無線電思想，基于“DDR2+FPGA+DAC+DDS+寬帶調制器”的硬件結構的信號發(fā)生裝置，實現(xiàn)了TD-SCDMA、WCDMA、TD-LTE、FDD-LTE等多模信號以及BPSK、QPSK、OQPSK、DQPSK、8PSK、16QAM、32QAM、64QAM、2FSK、4FSK、GMSK等數字調制信號的發(fā)生，能很好滿足現(xiàn)代信號模擬的實際需求。

1 引言

本設計針對市場的實際需求以及多模通信信號和多制式數字調制信號的特點，設計了以FPGA為主，“DDR2+FPGA+DAC+DDS+寬帶調制器”為硬件架構的多模多制式通信矢量信號發(fā)生裝置，利用FPGA可編程的特點，在盡量簡化硬件設計的情況下，可以發(fā)射TD-SCDMA、WCDMA、TD-LTE、FDD-LTE等多模信號，發(fā)射BPSK、QPSK、OQPSK、DQPSK、8PSK、16QAM、32QAM、64QAM、2FSK、4FSK、GMSK等多調制格式數字調制信號，并可以將用戶數據灌入DDR2，根據用戶實際需要發(fā)出，實現(xiàn)復雜信號模擬的功能。

2 設計目的

(1)多模通信信號：GSM/TD-SCDMA/WCDMA/TD-LTE/FDD-LTE等通信制式非信令信號。

(2)多制式調制信號：

● 調制格式：BPSK、QPSK、OQPSK、DQPSK、8PSK、16QAM、32QAM、64QAM、2FSK、4FSK、GMSK;

● 碼元速率：2ksps~40Msps;

● 濾波類型RC、RRC、GAUSS;

● α因子/bt：0.2~1。

(3)用戶數據發(fā)射。

(4)將上述信號調制到相應的載波上。

3 硬件設計實現(xiàn)

隨著FPGA器件的快速發(fā)展，其高速大容量可編程的特點使其得到廣泛應用，對多模多制式的設計需求需要選用FPGA進行設計，它主要完成數字信號處理工作。另外，由于TD-LTE、FDD-LTE的高數據量高速的要求，需要DDR2作為多模信號或用戶數據的存儲介質。在基帶信號發(fā)生后,還需要將其DAC轉換后用寬帶正交調制器調制到各自載波上發(fā)射。另外，多模多制式信號的發(fā)生需要不同碼元速率的設計，需要選用DDS分頻出高分辨率可變時鐘。所以該設計選用“DDR2+FPGA+DAC+DDS+寬帶調制器”硬件架構，其框圖如圖1。

圖1 硬件框圖

4 FPGA設計實現(xiàn)

該設計的重點是對多模多制式調制信號進行數字信號處理，由FPGA完成，包括多模信號或用戶數據的插值、FIR成型濾波、CIC插值等處理;以及多制式信號的偽隨機信號產生、映射、插值、FIR成型濾波、頻偏系數生成、DDS及CIC插值等處理。FPGA處理流程見圖2。

圖2 FPGA處理流程

圖3 PN9序列示意圖

PN碼產生單元主要在時鐘的作用下可以不斷地產生原始的二進制偽隨機序列，然后將產生的偽隨機序列進行編碼及映射，以QPSK為例，每兩個二進制編碼構成一個碼元，即為{(00),(01),(10),(11)}四種狀態(tài)，再映射為星座圖上的相位點，如IQ兩路幅度分別用9位補碼表示，則為hex{(1ff1ff)，(1ff0ff)，(0ff1ff)，(0ff0ff)}，用IQ的幅值來表示信號的矢量位置。QPSK星座圖見圖4。

圖4 QPSK星座圖

由于映射產生的是矩形脈沖信號，信號幅度的突變也會使其占用的頻帶很寬，不利于傳輸，造成符號間干擾，導致接收機在檢測一個符號時發(fā)生錯誤的概率增大，需要設計脈沖成形濾波器，而各種濾波器可以通過有限脈沖響應數字FIR濾波器來實現(xiàn)，因為FIR濾波器有兩大優(yōu)點：

(1)單位脈沖響應h(n)有限長，長度為N的h(n)系統(tǒng)函數

，H(z)在z平面有(N-1)個零點，原點z=0是(N-1)階重極點而無其它極點，因而是穩(wěn)定的;

(2)在滿足一定條件下(單位脈沖響應奇對稱或偶對稱)，保證嚴格的線性相位。

它的基本算法是一種乘法-累加運算，即不斷地輸入樣本x(n)，經過z-1延時后，再進行乘法-累加，最后輸出濾波結果y(n)。其實現(xiàn)流程和輸出表達式如下所示。

式中，ai為濾波因子;x(n)表示濾波器在n時刻的輸入;y(n)為n時刻的輸出。[!--empirenews.page--]

由圖6可知FIR濾波器主要由一些延時器、乘法器和加法器等組成，其頻響的調整由濾波因子來控制。濾波因子可以通過對濾波器頻響采樣后經過反傅立葉變換來得到，濾波因子的物理意義是濾波器頻響在時域上的反映，在該設計中可以利用MATLAB進行仿真，得到各種濾波類型(RC、RRC、GAUSS)、不同滾降系數(0.20-1.00)的濾波因子。濾波因子可以根據用戶需求和通信制式選用。

圖5 FIR濾波器流程圖

圖6 CIC插值濾波器流程圖

圖7 信號測試

在該設計中，基帶信號的碼元速率變化范圍很大，如果將成形后的數據直接輸出給D/A轉換器，輸出信號必然帶有D/A工作時鐘信號，而我們設計的基帶帶寬大，要濾除時鐘但不影響信號，模擬低通濾波器將很難設計，所以我們增添了CIC插補濾波模塊來提高DAC的采樣時鐘，CIC濾波器可以用來實現(xiàn)抽取器和內插器，它具有結構簡單、規(guī)整以及需要的存儲量小的優(yōu)點。由于它不需要乘法器，加之濾波器的所有系數均為1，而且利用積分環(huán)節(jié)減少了中間過程的存儲量，因此常常用在高速采樣和插值比很大的場合。CIC插值濾波器實現(xiàn)流程如下。

通過調節(jié)CIC插補濾波的插補比例，使D/A轉換器的時鐘在小范圍內變化，并且最小時鐘信號也高于基帶信號，這樣D/A后模擬低通濾波器將很容易設計。例如，本設計要求碼元速率達到2ksps~40Msps，此時基帶信號1kHz~20MHz,這就要求DAC后低通濾波截止頻率大于20MHz，DAC采樣時鐘理論上應該大于20MHz，考慮工程實現(xiàn)應大于40MHz，下表給出了該設計針對碼元速率變化所做的不同數據處理，通過改變CIC的插值率、每碼元點數、可以實現(xiàn)設計目的。

FPGA輸出數據經過DAC轉換，低通濾波后由寬帶正交調制器調制到相應的載波上發(fā)射。

在頻移鍵控2FSK、4FSK、MSK等調制格式時，需要設計不同的頻偏來表示信息。在數字電路設計中，可以利用乘法器實現(xiàn)不同的頻偏。將FIR得到的數據乘以一個頻偏因子k來控制頻移鍵控的頻偏，由

可得

式(1)中map為隨機序列的映射值，ai為FIR的各濾波因子，Δf為頻移鍵控的頻偏，f為查正余弦表的時鐘，n為查表之前丟棄的數據位數(主要包括FIR和乘法器丟失)，2即為正余弦表滿量。由式(1)可得

為正余弦表的有效位數。在設定頻偏Δf的情況下可以求出對應的k值。

5 多模通信信號及用戶數據設置

多模通信信號主要處理流程和多制式信號類似，關鍵是將數據源切換到前面仿真好后存入DDR2的數據，并按照各通信標準分別設置碼元速率、濾波類型和濾波因子等參數。具體設置參照表1。

6 測試結果

經過實際驗證，該方案很好地實現(xiàn)設計目的，硬件結構簡單，成本低，靈活性好，指標高，已經應用在通信矢量信號發(fā)生器的設計中，相關產品已經推向市場，得到用戶認可。