引言

傳統(tǒng)的窄帶無(wú)線接收機(jī)，DVGA+抗混疊濾波器+ADC 鏈路的設(shè)計(jì)中，我們默認(rèn)ADC 為高阻態(tài)，在仿真抗混疊濾波器的時(shí)候忽略ADC 內(nèi)阻帶來(lái)的影響。但隨著無(wú)線技術(shù)的日新月異，所需支持的信號(hào)帶寬越來(lái)越寬，相應(yīng)的信號(hào)頻率也越來(lái)越高，在這樣的情況下ADC 隨頻率變化的內(nèi)阻將無(wú)法被忽視。為了取得較好的信號(hào)帶內(nèi)平坦度，引入了ADC 前端匹配電路的設(shè)計(jì)，特別是對(duì)于non-input buffer的ADC在高負(fù)載抗混疊濾波器應(yīng)用場(chǎng)景下，前端匹配電路的設(shè)計(jì)在超寬帶的應(yīng)用中就更顯得尤為重要。本文將以ADS58H40為例介紹ADC前端匹配電路的設(shè)計(jì)。

Non-input buffer ADC 內(nèi)阻特性及其等效模型

理想ADC 的輸入內(nèi)阻應(yīng)該是高阻態(tài)，即在前端抗混疊濾波器的設(shè)計(jì)中無(wú)需考慮ADC 內(nèi)阻帶來(lái)的影響，但是實(shí)際ADC內(nèi)阻并非無(wú)窮大并且會(huì)隨著頻率而發(fā)生改變。從輸入內(nèi)阻的角度而言，ADC又可以被分為兩類，一個(gè)是有輸入buffer的ADC，輸入特性更趨向于理想ADC，內(nèi)阻往往比較大；另一類就是沒(méi)有輸入buffer的ADC，它們的內(nèi)阻在高頻不可忽略且隨頻率發(fā)生改變，但它們的功耗比前者要小。圖1為non-input buffer ADS58H40模擬輸入等效內(nèi)阻模型。ADC模擬輸入端采樣保持電路本身所等效的阻抗網(wǎng)絡(luò)隨頻率的改變而變化；再加上ADC 采樣噪聲的吸收電路（glitch absorbing circuit）RCR 電路，它的存在改善了ADC 的SNR 和SFDR，但也使得ADC的內(nèi)阻隨著頻率而越發(fā)變化。兩者效應(yīng)疊加使ADC 的等效負(fù)載整體呈現(xiàn)容性。

圖1 ADS58H40 模擬輸入等效內(nèi)阻模型

圖2以ADS58H40為例給出了內(nèi)阻隨頻率變化的曲線圖。A串聯(lián)模型，串聯(lián)模型中的串聯(lián)等效電阻值在Ohm量級(jí)。B并聯(lián)模型，并聯(lián)模型中的并聯(lián)等效電阻值在低頻（< 100MHz）的時(shí)候kOhm量級(jí)，但隨著輸入頻率不斷升高(>200MHz)，并聯(lián)等效電阻值會(huì)急劇下降到百歐姆級(jí)，使其相對(duì)于抗混疊濾波器ADC端負(fù)載不可忽略。而且不管是并聯(lián)模型還是串聯(lián)模型中的等效電容，也使得抗混疊濾波器ADC端負(fù)載特性偏離理想的阻性特征需要補(bǔ)償。

圖2 ADS58H40 內(nèi)阻簡(jiǎn)化模型：A 串聯(lián)模型，B 并聯(lián)模型；及其相關(guān)頻率變化曲

Non-input buffer ADC 前端匹配網(wǎng)絡(luò)拓?fù)浼軜?gòu)
由于ADC 的等效內(nèi)阻隨頻率變化而且在高頻時(shí)偏離理想高阻態(tài)，抗混疊濾波器ADC端負(fù)載阻抗的選擇就顯得尤為重要。理想ADC支持抗混疊濾波器的負(fù)載的任意選擇，完全沒(méi)有要求。但是內(nèi)阻的變化，使得現(xiàn)實(shí)中ADC希望前端的抗混疊濾波器的負(fù)載阻抗可以比較小，即傳統(tǒng)50Ohm 抗混疊濾波器的設(shè)計(jì)，ADC的kOhm級(jí)的內(nèi)阻相對(duì)于50Ohm而言可以忽略不計(jì)。但是現(xiàn)在越來(lái)越多的抗混疊濾波器需要100Ohm 的負(fù)載設(shè)計(jì)，以達(dá)到前端驅(qū)動(dòng)級(jí)的最優(yōu)工作狀態(tài)。圖5 以現(xiàn)在無(wú)線基站設(shè)計(jì)中常用的DVGA LMH6521 為例，為了使整個(gè)接收鏈路達(dá)到最優(yōu)的線性性能，推薦使用100Ohm 的抗混疊濾波器。此時(shí)如果仍采用簡(jiǎn)單的100Ohm 負(fù)載并聯(lián)在ADC 輸入端的做法，隨著輸入信號(hào)頻率的升高和輸入信號(hào)帶寬的增寬，ADC內(nèi)阻非理想特性將越來(lái)越明顯，它會(huì)直接拉低ADC 側(cè)的100Ohm 負(fù)載，惡化信號(hào)的帶內(nèi)平坦度。

圖3 DVGA 最優(yōu)工作狀態(tài)負(fù)載要求示意圖

為了統(tǒng)一抗混疊濾波器的設(shè)計(jì)以簡(jiǎn)化其在不同平臺(tái)項(xiàng)目中的移植，希望ADC側(cè)（包括ADC 等效內(nèi)阻和前端匹配電路）在整個(gè)信號(hào)帶寬中都呈現(xiàn)一致的阻抗特性例如圖3 應(yīng)用中的100Ohm， 引入了ADC 前端匹配網(wǎng)絡(luò)如圖4 所示。

圖4 Non-input buffer ADC 前端匹配網(wǎng)絡(luò)拓?fù)浼軜?gòu)簡(jiǎn)圖

其中:

R1和R2是ADC側(cè)阻抗的主要組成部分，在假設(shè)ADC理想高阻特性的情況下，它即代表了ADC側(cè)的負(fù)載。由于ADC有限內(nèi)阻和所需的匹配網(wǎng)絡(luò)，為了達(dá)到整體效果仍保持100Ohm負(fù)載狀態(tài)，R1和R2遠(yuǎn)高于50Ohm的最優(yōu)取值。R1和R2不僅決定了ADC輸入pin腳的實(shí)際共模電壓（VCM-Analog input common mode current*R1, ADC的性能SNR 和SFDR會(huì)隨著VCM的變化而發(fā)生些許改變，請(qǐng)參見datasheet圖22）；而且原本也是sampling glitch的低阻泄放路徑，所以不宜過(guò)大。R1和R2的取值原則為實(shí)現(xiàn)ADC端組合負(fù)載目標(biāo)前提下的最小值，而且最大值不宜超過(guò)100Ohm。

R5和R6代表ADC輸入口串聯(lián)的5Ohm或者10Ohm的阻尼電阻，為的是衰減可能由bonding wire寄生電感引起的震蕩。

由R3-L1-L2-R4組成的網(wǎng)絡(luò)主要是負(fù)責(zé)超寬帶應(yīng)用中的帶內(nèi)平坦度調(diào)整，它存在的意義在于此網(wǎng)絡(luò)呈感性，阻抗隨頻率遞增；它和隨頻率遞減的ADC 等效內(nèi)阻呈反方向變化，兩項(xiàng)并聯(lián)使整體阻抗在所需頻率范圍內(nèi)盡量保持不變。如果覺得網(wǎng)絡(luò)過(guò)于復(fù)雜，也可以考慮將L1 和L2 合并為一個(gè)電感斷開VCM 連接；考慮分隔為兩個(gè)電感僅是為VCM電流提供和R1+R2 并行的通路以減小VCM距理想值的偏移。

R7-L3//C1-R8組成的網(wǎng)絡(luò)則主要擔(dān)負(fù)吸收sampling glitch的責(zé)任。在50Ohm負(fù)載抗混疊濾波器的應(yīng)用中，50Ohm負(fù)載路徑即相當(dāng)于采樣噪聲的低阻泄放路徑，所以R-L//C-R電路選配一般可以不加，但是當(dāng)抗混疊濾波器的負(fù)載阻抗增加，例如上文中所提到的100Ohm抗混疊濾波器的應(yīng)用，R-L//C-R的網(wǎng)絡(luò)在性能要求較高的應(yīng)用中建議采用。采樣噪聲是由采樣開關(guān)的開關(guān)切換引起的。只有在ADC輸入pin腳處直接引入低阻通路才可以有效的將其吸收，這就是為何RLCR 網(wǎng)絡(luò)需要盡可能的接近ADC輸入管腳布局。否則，采樣噪聲會(huì)在dither的作用下轉(zhuǎn)化為影響ADC性能的噪聲從而惡化SNR和SFDR。此吸收采樣噪聲電路的最主要的組成部分為電容，采樣噪聲多為高頻分量組成，對(duì)其形成低阻通路即低通電路或帶通電路（對(duì)有用信號(hào)為高阻，對(duì)高頻噪聲為低阻）。C的取值不易過(guò)小，過(guò)小影響吸收效果，同樣也不易過(guò)大，過(guò)大會(huì)嚴(yán)重影響輸入帶寬。兩端串聯(lián)的R不易過(guò)大25Ohm為宜，并聯(lián)的電感主要是降低Q值，有助于平坦帶內(nèi)波動(dòng)。當(dāng)R3-L1-L2-R4 和R7-L3//C1-R8網(wǎng)絡(luò)共存的時(shí)候，出于帶內(nèi)平坦度的考量，需要移去L3形成R-CR網(wǎng)絡(luò)。

簡(jiǎn)單的取值步驟及原則：

如果是傳統(tǒng)的50Ohm抗混疊濾波器設(shè)計(jì)，R1和R2各取25Ohm，無(wú)需加入R-L-L-R網(wǎng)絡(luò)，RL//C-R的網(wǎng)絡(luò)選配。

如果是100Ohm及以上抗混疊濾波器設(shè)計(jì)。接收鏈路需要加入R-L//C-R，選配R-L-L-R網(wǎng)絡(luò)（選配R-L-L-R 的時(shí)候，R-L//C-R 需要換為R-C-R）；反饋鏈路則需要加入R-L-L-R。

首先需要根據(jù)性能測(cè)試結(jié)果選取R-L//C-R或者R-C-R網(wǎng)絡(luò)中的C。以H40為例，RL//C-R網(wǎng)絡(luò)C取10pF，R-C-R網(wǎng)絡(luò)C取3.3pF可以有效濾除（中頻IF小于350MHz 應(yīng)用中的）高頻采樣開關(guān)噪聲。網(wǎng)絡(luò)中的R取25Ohm為宜，網(wǎng)絡(luò)中L取值原則為使LC諧振腔在有用帶寬中心附近形成諧振頻率。

然后以R1 和R2 各為100Ohm為仿真起點(diǎn)，出于帶內(nèi)平坦度的考量，仿真選取R-L-L-R的值。再平坦度滿足要求的情況下，嘗試降低R1和R2的值，但是需要適當(dāng)增加R-L-L-R的等效阻抗作為彌補(bǔ)，最后找到實(shí)現(xiàn)ADC端組合負(fù)載目標(biāo)前提下的R1和R2的最小取值。

ADS58H40 前端匹配網(wǎng)絡(luò)設(shè)計(jì)

ADS58H40是一款四通道14-bit, 250MSPS的高性能ADC，廣泛應(yīng)用在無(wú)線基站的設(shè)計(jì)中，即可以用在接收通道中，同樣也可以應(yīng)用在反饋通道中。這里以ADS58H40在100Ohm抗混疊濾波器負(fù)載的應(yīng)用為例介紹前端匹配網(wǎng)絡(luò)設(shè)計(jì)。

4.1接收鏈路拓?fù)浼軜?gòu)

由于接收鏈路對(duì)性能指標(biāo)要求高，R-C//L-R(R-C-R)的吸收采樣噪聲的網(wǎng)絡(luò)必不可少，加之接收鏈路帶寬較窄，對(duì)帶內(nèi)平坦度起調(diào)節(jié)作用的R-L-L-R 網(wǎng)絡(luò)可以選配。這里Fs=245.76MSPS 采樣率，中頻3/4 Fs 184.32MHz，帶寬80MHz，100Ohm 抗混疊濾波器負(fù)載應(yīng)用為例。圖5為以犧牲帶內(nèi)平坦度為代價(jià)的簡(jiǎn)化版前端匹配電路。R-L//C-R意在吸收采樣噪聲達(dá)到性能的最佳優(yōu)化。C的取值以10pF為宜，L 的取值配合10pF，在所需帶寬內(nèi)形成諧振腔，對(duì)有用信號(hào)不衰減，對(duì)高頻采樣噪聲起到吸收的作用。

圖5 Non-input buffer ADC 接收鏈路設(shè)計(jì)舉例 A –最少的器件犧牲些許的帶內(nèi)平坦度

圖6為性能和平坦度相折中的網(wǎng)絡(luò)架構(gòu)，網(wǎng)絡(luò)架構(gòu)較圖5復(fù)雜，但是80MHz信號(hào)帶寬內(nèi)平坦度遠(yuǎn)遠(yuǎn)好于上圖中的簡(jiǎn)化版本設(shè)計(jì)。由于前端R-L-L-R架構(gòu)的存在，這里吸收采樣噪聲的R-L//C-R 簡(jiǎn)化為R-C-R，C的取值以3.3pF為宜。

圖6 Non-input buffer ADC 接收鏈路設(shè)計(jì)舉例B 最優(yōu)的帶內(nèi)平坦度

4.2 反饋鏈路拓?fù)浼軜?gòu)

反饋鏈路處理信號(hào)帶寬遠(yuǎn)高于接收鏈路，而性能要求則較接收鏈路低。為了滿足帶內(nèi)平坦度的要求，R-L-L-R的平坦度調(diào)節(jié)電路必不可少。而R-C//L-R(R-C-R)采樣噪聲吸收電路所表現(xiàn)出的低通或帶通特性限制了其在超寬帶（BW>100MHz）的反饋鏈路中的應(yīng)用。使得反饋鏈路中同樣也存在著性能和帶寬的折中。但考慮到反饋鏈路-10dBFs輸入幅度下性能惡化有限（采樣噪聲隨輸入幅度的增加而增大），缺少采樣噪聲吸收電路的反饋鏈路的性能仍然滿足系統(tǒng)性能要求。這里以Fs=245.76MSPS采樣率，中頻3/4 Fs 184.32MHz，帶寬200MHz，100Ohm抗混疊濾波器負(fù)載應(yīng)用為例。

圖7為以犧牲些許性能為代價(jià)而取得最優(yōu)帶內(nèi)平坦度的反饋鏈路前端匹配電路，R-L-L-R為帶內(nèi)平坦度調(diào)節(jié)電路。

圖7 Non-input buffer ADC 反饋鏈路設(shè)計(jì)舉例

結(jié)論

Non-input buffer的ADC在高中頻，超寬帶，高負(fù)載抗混疊濾波器應(yīng)用場(chǎng)景下，需要對(duì)前端匹配電路的設(shè)計(jì)進(jìn)行特別的考量。針對(duì)接收和反饋鏈路的不同特性，有選擇性的引入R-L-L-R平坦度調(diào)整電路，R-L//C-R采樣噪聲吸收電路，以期達(dá)到性能和帶內(nèi)平坦度的折中。

6. 參考資料

1. ADS58H40 datasheet:ads58h40數(shù)據(jù)手冊(cè).pdf