2008年7月2號(hào)，面向高性能數(shù)字信號(hào)處理(DSP)設(shè)計(jì)，Altera公司(NASDAQ: ALTR)今天發(fā)布具有第二代模型綜合技術(shù)的DSP Builder工具8.0。該技術(shù)使DSP設(shè)計(jì)人員第一次能夠自動(dòng)生成基于高級(jí)Simulink設(shè)計(jì)描述的時(shí)序優(yōu)化RTL代碼。借助這一新的DSP Builder，設(shè)計(jì)人員在幾分鐘內(nèi)就可以實(shí)現(xiàn)接近峰值FPGA性能的高性能設(shè)計(jì)。和手動(dòng)優(yōu)化HDL代碼需要數(shù)小時(shí)甚至數(shù)天時(shí)間相比，這大大提高了效能。

The MathWorks信號(hào)處理和通信市場(chǎng)總監(jiān)Ken Karnofsky評(píng)論說(shuō)：“DSP Builder是第二代基于模型的綜合技術(shù)，在設(shè)計(jì)高性能DSP時(shí)，客戶(hù)可以借助該技術(shù)使用Simulink作為建模、仿真和實(shí)施環(huán)境。該技術(shù)大大提高了設(shè)計(jì)人員在Altera FPGA上實(shí)現(xiàn)DSP功能時(shí)的效能。”

設(shè)計(jì)無(wú)線(xiàn)基站多載波、多天線(xiàn)RF處理等實(shí)際應(yīng)用中的多通道信號(hào)處理數(shù)據(jù)通路時(shí)，新的DSP Builder第二代綜合技術(shù)極大地提高了效能。DSP Builder工具自動(dòng)加入流水線(xiàn)級(jí)和寄存器，通過(guò)時(shí)分復(fù)用生成高度優(yōu)化的功能設(shè)計(jì)，例如數(shù)字上變頻(DUC)、下變頻(DDC)、峰值因子抑制 (CFR)和數(shù)字預(yù)失真(DPD)等。這大大提高了效能，使用戶(hù)能夠迅速完成系統(tǒng)級(jí)設(shè)計(jì)，針對(duì)載波帶寬、載波數(shù)、天線(xiàn)和分區(qū)變化輕松調(diào)整設(shè)計(jì)。DSP Builder 8.0提供了多天線(xiàn)、多載波WiMAX和WCDMA DUC設(shè)計(jì)實(shí)例，以及DDC設(shè)計(jì)等。

Altera軟件、嵌入式和DSP市場(chǎng)總監(jiān)Chris Balough表示，“Altera一直在為FPGA設(shè)計(jì)效能設(shè)置標(biāo)準(zhǔn)，包括高性能DSP設(shè)計(jì)。DSP Builder 8.0中包含的創(chuàng)新綜合技術(shù)實(shí)現(xiàn)了時(shí)序推動(dòng)的FPGA實(shí)施環(huán)境，幫助設(shè)計(jì)人員通過(guò)簡(jiǎn)單的點(diǎn)擊獲得他們需要的系統(tǒng)性能——效能提高了一個(gè)數(shù)量級(jí)。”

DSP Builder簡(jiǎn)介

DSP Builder是在高性能FPGA平臺(tái)中迅速高效實(shí)現(xiàn)Simulink設(shè)計(jì)的前沿綜合技術(shù)。Altera DSP Builder讀取使用DSP Builder/MegaCore®模塊構(gòu)建的Simulink模型文件(.mdl)，生成VHDL文件和命令行(Tcl)腳本進(jìn)行綜合、硬件實(shí)施和仿真。該技術(shù)在算法友好的開(kāi)發(fā)環(huán)境中建立DSP設(shè)計(jì)硬件描述，從而縮短了DSP設(shè)計(jì)周期。

Altera簡(jiǎn)介

Altera的可編程解決方案幫助系統(tǒng)和半導(dǎo)體公司快速高效地實(shí)現(xiàn)創(chuàng)新，突出產(chǎn)品優(yōu)勢(shì)，贏得市場(chǎng)競(jìng)爭(zhēng)。請(qǐng)?jiān)L問(wèn)www.altera.com或www.altera.com.cn，了解更詳細(xì)的信息。