摘 要： 針對現(xiàn)代機載雷達信號處理系統(tǒng)的通用性、靈活性要求，提出了一種基于DSP+FPGA的雷達信號處理系統(tǒng)的設計方法。以機載PD雷達信號處理系統(tǒng)為例，給出了測試結果，完成的系統(tǒng)具有高可靠性和實時性。
關鍵詞： 雷達信號處理系統(tǒng)；現(xiàn)場可編程邏輯陣列；數(shù)字信號護理；模塊

現(xiàn)代雷達特別是機載雷達數(shù)字信號處理機的特點是輸入數(shù)據(jù)多，工作模式復雜，信息處理量大。因此，在一個實時信號處理系統(tǒng)中，雷達信號處理系統(tǒng)要同時進行高速數(shù)據(jù)分配、處理和大量的數(shù)據(jù)交換[1]。而傳統(tǒng)的雷達信號處理系統(tǒng)的設計思想是基于任務，設計者針對應用背景確定算法流程，確定相應的系統(tǒng)結構，再將結構劃分為模塊進行電路設計。這種方法存在一定的局限性。首先，硬件平臺的確定會使算法的升級受到制約，由此帶來運算量加大、數(shù)據(jù)存儲量增加甚至控制流程變化等問題[1]。此外，雷達信號處理系統(tǒng)的任務往往不是單一的，目前很多原來由模擬電路完成的功能轉由數(shù)字器件來處理。系統(tǒng)在不同工作階段的處理任務不同,需要兼顧多種功能。這些問題都對通用性提出了進一步要求[2]。隨著大規(guī)模集成電路技術、高速串行處理及各種先進算法的飛速發(fā)展，利用高速DSP和FPGA相結合的系統(tǒng)結構是解決上述問題的有效途徑。
1 雷達信號處理機方案設計
1.1 雷達信號處理的目的
現(xiàn)代機載雷達信號處理的任務繁重，主要功能是在空空方式下將AD數(shù)據(jù)錄取后進行數(shù)字脈壓處理、數(shù)據(jù)格式轉換和重排、加權降低頻譜副瓣電平，然后進行匹配濾波或相參積累(FFT或DFT)、根據(jù)重復頻率的方式進行一維或二維CFAR處理、跟蹤時測角等運算后提取出點跡目標送給數(shù)據(jù)處理機?？盏胤绞较逻€要進行地圖(如RBM和SAR)等相關圖像成像處理，最后坐標轉換成顯示數(shù)據(jù)送給顯控處理機。
上述任務需要基于百萬門級可編程邏輯器件FPGA與高性能DSP芯片作為信號處理模塊，以充分滿足系統(tǒng)的實時性要求，同時為了縮短機載雷達系統(tǒng)的研制周期和減少開發(fā)經費，設計的基本指導思想是通用化的信號處理模塊，可以根據(jù)不同要求，通過軟件自由修改參數(shù)，方便用戶使用。
1.2 系統(tǒng)模塊化設計方案
如圖1所示的功能模塊，除了信號處理所必需的脈沖壓縮模塊、為MTD模塊作準備的數(shù)據(jù)重排模塊、FIR濾波器組模塊、求模模塊、恒虛警處理模塊和顯示數(shù)據(jù)存儲模塊外，還包括雷達同步信號和內部處理同步產生模塊、自檢數(shù)據(jù)產生模塊以及不同測試點測試數(shù)據(jù)采樣存儲模塊。這些模塊更加豐富了系統(tǒng)的功能，使得雷達系統(tǒng)的研制者能夠更方便地測試和觀察信號處理各功能模塊的工作情況。

主要功能模塊的具體功能描述如下[3，4]：
(1)正交采樣是信號處理的第一步，擔負著為后續(xù)處理提供高質量數(shù)據(jù)的任務，中頻接收機輸出的信號先通過A/D轉換器進行采樣，然后進行正交解調，以獲得中頻信號的基帶信號(也稱為中頻信號的復包絡)的I、Q兩路正交信號，采樣的速率和精度是需要考慮的首要問題，采樣系統(tǒng)引起的失真應當被限定在后續(xù)信號處理任務所要求的誤差范圍內。
(2)脈沖壓縮模塊是在發(fā)射峰值功率受限的情況下，使用匹配濾波器將接收到的寬脈沖信號變成窄脈沖且保持能量不變，以獲得更高的距離分辨力和較遠的探測距離，使得雷達作用距離和距離分辨力之間的矛盾得到較好的解決。
(3)MTD模塊通過各種濾波器，濾出雜波而取出運動目標的回波，從而大大改善了雜波背景下檢測運動目標的能力，而且提高了雷達的抗干擾能力。
(4)采用恒虛警模塊能夠隨著觀測目標的背景雜波大小而自適應調整地門限代替固定門限，以防止雜波干擾增大時虛警概率過高，從而保證當雜波功率或其他參數(shù)發(fā)生變化時，輸出端的虛警概率保持恒定。
2 系統(tǒng)硬件實現(xiàn)
基于以上實現(xiàn)方案，雷達信號處理器的硬件結構如圖2所示，主要硬件資源為：一片Xilinx公司Virtex-4系列的XC4VSX55 芯片，該系列器件整合了高達200 000 個邏輯單元，系統(tǒng)時鐘高達500 MHz，并具備高密度和低功耗的特點；一片TI公司的TMS320C6416芯片，系統(tǒng)時鐘達600 MHz～1 GHz，運算速度可以達到4 800 MIPS，用戶可根據(jù)對處理速度的需要，選擇不同的工作主頻；12片ADI公司的數(shù)模轉換器AD9765。

該信號處理流程可分為3個階段：(1)預處理，由雷達接收機接收到的信號經過放大器，濾波后通過A/D進行采樣，包括數(shù)據(jù)格式轉換及數(shù)字脈沖壓縮；其次是信號處理階段，信號處理系統(tǒng)根據(jù)工作方式，完成相參積累、MTD檢測及CFAR，或者完成圖像處理，例如實波束地圖(RBM)和SAR，主要通過寫入主處理FPGA算法完成；(2)處理主要完成結果的匯總、噪聲統(tǒng)計以及諸如抗干擾之類的處理，這一過程主要由扮演協(xié)處理器的DSP芯片組處理，并進行轉存結果并顯示。通訊接口采用RS-232串行接口連接器的9針DB9，實際使用時只使用了其中的RXD、TXD、信號地三條線；(3)由于RS-232電氣規(guī)定與常用的TTL或CMOS電平不兼容，故在與相關電路連接時，要使用專門的電平轉換芯片[6]。
3 系統(tǒng)軟件設計
雷達信號處理機的軟件設計包括兩方面：FPGA內部功能模塊設計和DSP控制程序設計。
3.1 FPGA內部功能模塊設計
FPGA內部功能模塊設計是整個系統(tǒng)的核心，主要功能是雷達回波數(shù)字信號的處理以及DSP接口和其他對外接口邏輯設計。雷達回波信號處理是本系統(tǒng)的核心，包括數(shù)字正交解調、脈沖壓縮處理、MTD、恒虛警處理等算法的硬件實現(xiàn)。
另外，F(xiàn)PGA還需要完成與計算機、DSP以及數(shù)模轉化器的通訊功能。與通用計算機采用RS-232串行通訊接口，與DSP通過EMIF連接實現(xiàn)FPGA與DSP之間數(shù)據(jù)交換與存儲。因此，F(xiàn)PGA在邏輯設計時主要包括RS232接口邏輯、與DSP接口邏輯、信號處理算法邏輯以及輸出邏輯4個部分。
3.2 DSP控制程序設計
DSP在整個系統(tǒng)中起著控制、調整的作用，DSP與FPGA之間通過EMIF連接實現(xiàn)相互間的數(shù)據(jù)交換。系統(tǒng)的DSP軟件設計包括接收程序和串口程序兩部分。接收程序完成從FPGA讀取目標處理結果任務，數(shù)據(jù)接收后存儲在內部RAM中。串口程序完成處理后信號到下位數(shù)據(jù)處理系統(tǒng)的發(fā)送任務。程序從判斷串口的FIFO為空引起中斷開始，讀取DSP內部RAM緩沖區(qū)中數(shù)據(jù)，并按照通信協(xié)議由串口發(fā)送目標結果信息。
4 主要特點
設計的信號處理系統(tǒng)最突出的特點是高度并行、數(shù)據(jù)吞吐量大及實時性高。以大規(guī)模FPGA及高性能DSP共同構造的信號處理系統(tǒng)具有以下優(yōu)點：
(1)軟硬功能的重新劃分及軟硬協(xié)同。對于一個算法，用硬件實現(xiàn)的特點是速度快實時性強，但硬件設計較為復雜、靈活性差、精度較受限制。此系統(tǒng)可以在速度與精度要求上達到相對平衡。
(2)對外具有豐富的接口，既可以當作一塊獨立的板卡使用，也可以在CPCI機箱上作為標準板卡使用；同時，其具有豐富的底層軟件庫，可以提供良好的二次開發(fā)空間。
(3)設計的通用化的信號處理模塊，可以根據(jù)不同的要求，通過軟件自由修改參數(shù)，方便用戶使用。
(4)高速串行互聯(lián)技術的成熟，解決了多年來一直困擾系統(tǒng)發(fā)展的帶寬不足問題，用串行通道取代并行總線已成為趨勢，并且其優(yōu)勢是顯而易見的。
5 應用舉例
選擇機載雷達的模擬回波信號在L結構(LPRF和MPRF模式簡稱L結構)下進行處理，通過計算機仿真分析系統(tǒng)的可操作性以及可靠性。在L結構下，各個參數(shù)如表1所示。可以看出只是脈沖重復周期和信號形式的不同，因此只需要根據(jù)不同的信號選擇不同的脈沖壓縮系數(shù)即可。

(1)混頻：由于中頻60 MHz，采樣48 MHz，故混頻NCO頻率為12 MHz，如圖3所示。

(2)DDC：由于濾波器的影響，經過抽取后的數(shù)據(jù)率應大于等于信號帶寬的1.25倍，即抽取后的數(shù)據(jù)率應大于2.5 MHz，選取抽取率為8，則抽取濾波器的階數(shù)為160階,抽取后數(shù)據(jù)速率為6 MHz。下變頻后信號I（XS05輸出)、Q(XS06輸出)由DA送出可供觀察，如圖4所示。

(3)脈沖壓縮：LPRF有3種信號形式：7位巴克碼，13位巴克碼，線性調頻。因此需要不同的匹配濾波器系數(shù)，此處信號處理根據(jù)不同的信號形式自動切換。圖5是線性調頻信號脈壓后的仿真波形。

(4)動目標檢測及恒虛警：MTD采用8點的FFT實現(xiàn)，恒虛警采用兩邊距離單元平均算法，保護單元為2，平均單元為8。如圖6所示為經過FFT后8個通道取模仿真波形以及恒虛警門限仿真波形，此圖中恒虛警系數(shù)為1。

雷達信號處理是雷達系統(tǒng)的一個極其重要的組成部分，現(xiàn)代雷達技術的發(fā)展越來越倚重于信號處理。本文基于FPGA的可編程系統(tǒng)，從而具有設計靈活、集成度高、功耗低、開發(fā)周期短以及開發(fā)成本低的優(yōu)點，實現(xiàn)了一個通用的雷達信號處理機平臺。實驗表明，這種信號處理機實時處理能力強，結構可重構性強，對雷達信號處理算法的適應能力較強，并且工作穩(wěn)定可靠。
參考文獻
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