本文介紹了在多個DSP之間或者DSP與其他CPU之間存儲器共享技術的基本設計方法，重點介紹了如何在設計上提高存儲器的訪問速度和克服訪問競爭的方法。
在多任務信號處理系統(tǒng)中，為了提高信號的處理速度，往往使用幾個DSP協(xié)同工作，為此，必須要解決好幾個DSP對共享存儲器的高速訪問問題。具體來說，主要要解決好兩個問題：

（1）通過建立競爭仲裁機制解決存儲器訪問共享競爭問題；
（2）解決批量數(shù)據高速訪問問題。DSP對批量數(shù)據的訪問一般都是通過啟動DMA完成，而DMA一旦啟動，數(shù)據的傳輸就不受DSP控制，因此，要設計專門控制電路和緩沖區(qū)來確保高速數(shù)據傳輸?shù)姆€(wěn)定性和可靠性。

本文重點介紹了兩個TMS320C5402之間共享SRAM和DDRSDRAM的設計方法。

1　SRAM的共享訪問

圖1是2片TMS320C5402共享SRAM的原理圖。為了保證對SRAM訪問的可靠性，2片DSP共用同一個系統(tǒng)時鐘和具有相同的訪問優(yōu)先級。當2片DSP同時對共享存儲器發(fā)出訪問需求時，F(xiàn)PGA中的共享仲裁控制邏輯會在第1個存儲器訪問周期允許第1片DSP對SRAM進行訪問，同時向第2片DSP發(fā)出READY等待信號，然后在下一個存儲器訪問周期撤銷該等待信號，允許第2片DSP對SDRAM進行訪問。如果進行批量數(shù)據傳輸，則2片DSP對應的READY信號會交替啟動。FPGA中的2個雙向緩沖器是互相禁止的。另外，在DSP的軟件編程時要注意，在軟件等待周期寄存器被寫入后至少要等待2個時鐘周期DSP才會啟動對READY信號的檢測。

2　DDRSDRAM的高速共享訪問

在上述方式中，如果2片DSP同時要對共享存儲器進行訪問，其訪問速度將會降低一倍。在實際的信號處理系統(tǒng)中，特別是在連續(xù)視頻信號的編碼、壓縮與速訪問，如果采用大容量雙口RAM，其硬件成本開銷太大。現(xiàn)在PC機中大量使用的雙速數(shù)據同步動態(tài)存儲器（Double Data Rate Synchronous，DRAM）具有存儲容量大、訪問速度快、價格低廉等特點，因此在大容量高速數(shù)字信號處理系統(tǒng)中，只要解決好對DDRSDRAM的讀寫訪問控制問題，就能解決好大容量高速存儲器的共享訪問問題。

2．1　DDRSDRAM的讀寫訪問特性

圖2為現(xiàn)代公司的HY5DV651622雙速同步動態(tài)存儲器的功能框圖。其存儲容量為8 Mb，數(shù)據寬度為16 B，分為4個頁面，采用行列地址復用方式。在時鐘的上升和下降沿均可以進行數(shù)據的讀寫操作。對DRAM的控制包括命令控制和數(shù)據讀寫控制，在命令控制中主要包括模式寄存器設置、存儲器自動刷新控制等，通過模式寄存器的設置可以使存儲器工作于猝發(fā)讀寫方式，讀寫長度可以達到256個地址?！?/p>

2．2　共享DDRSDRAM的工作過程

為了保證DSP對SDRAM大數(shù)據量訪問的高效性，將SDRAM設置為猝發(fā)讀寫模式，DSP設置為DMA方式，在FPGA中設置容量均為128 b的SRAM緩沖區(qū)B0和B1做為數(shù)據緩存區(qū)，從SDRAM中輸出的數(shù)據或輸入至SDRAM的數(shù)據都要經過B0和B1，通過控制寄存器的設置將B0和B1都映射到2片DSP中地址為FF00H到FF80H的數(shù)據區(qū)間，但同一時刻1片DSP只能訪問B0或B1中的1個。

在實際工作中，當一片DSP訪問B0時，另一片DSP或SDRAM訪問B1；相應地當一片DSP訪問B1時，另一片DSP或SDRAM則訪問B0。如果SDRAM和DSP同時向同一個數(shù)據緩沖區(qū)B0或B1寫入或讀出數(shù)據，F(xiàn)PGA會自動禁止，并通過控制寄存器向DSP傳遞數(shù)據讀寫狀態(tài)錯誤信息。這種數(shù)據傳遞方式不僅加速了DSP對數(shù)據的訪問速度，而且解決了DSP和SDRAM之間時鐘頻率不同步問題，不用像圖1那樣讓2片DSP共享同一個時鐘。SDRAM與雙DSP的接口如圖3所示?！?/p>

具體來說，DSP對SDRAM的訪問分以下兩種情況：

（1）同時只有1片DSP對SDRAM訪問　此時B0，B1均屬于該DSP所有，以讀數(shù)據為例，首先DSP將需要對SDRAM訪問的首末地址通過控制寄存器寫入FPGA，并且設置B0，B1為空的標志，然后起動數(shù)據傳送命令，F(xiàn)PGA在收到該命令后讀入128字入B0，并設置B0的標志為滿，隨后再讀入128字入B1，并設置B1的標志為滿；接著判斷B0的標志是否為空，若為空則讀出128字入B0，并設置B0的標志為滿，否則等待直到B0的標志為空，判斷B1的標志是否為空，若為空則讀出128字入B1，并設置B1的標志為滿，否則等待直到B1的標志為空。如此反復，直到讀取數(shù)據結束或收到數(shù)據讀取結束命令為止。對DSP來說，他在發(fā)出起動數(shù)據傳送命令后，判斷B0標志是否為滿，若為滿，則起動DMA讀取該128字，讀取結束后設置B0的標志為空，然后用同樣的方法去讀取B1中的數(shù)據。如此反復直到將規(guī)定的數(shù)據讀取完畢為止。

（2）2片DSP同時對SDRAM訪問　與單片DSP的訪問方法類似，通過B0、B1及相應的標志位設定完成數(shù)據的訪問。

2．3　共享DDRSDRAM的讀寫訪問邏輯設計

DSP提供下列信號給外部存儲器用以完成外部控制：CLK，CS，A0～A15，D0～D15，R／W，MSTRB，ISTRB和IS，但是DDRSDRAM使用的控制信號為：CLK，／CLK，CKE，／CS，／RAS，／CAS，／WE，數(shù)據總線DQ0～DQ15和地址總線A0～A11。由于控制信號的不同，因此在DSP和SDRAM的接口電路中需要用邏輯電路根據DSP的命令產生SDRAM的控制信號。正是由于接口電路的這種復雜性，在設計SDRAM和DSP的接口過程中才需要用FPGA來完成。

從圖3可以看到，F(xiàn)PGA的控制主要包含3個部分：控制寄存器接口、緩沖區(qū)接口和SDRAM控制接口。

（1）控制寄存器接口　主要包括對DSP地址信號和控制信號的解碼；SDRAM的讀寫模式選擇；B0和B1的地址、數(shù)據的切換選擇及標志控制；讀寫首末地址的設置等。

（2）緩沖區(qū)接口　主要代表2個緩沖區(qū)B0和B1的相關信號產生，主要有：讀寫信號；地址信號（ADDR［6－0］）；數(shù)據輸入輸出信號（DATA－IN［15－0］和DATA－OUT［15－0］）等。

（3）SDRAM控制接口　產生SDRAM的控制信號、地址信號與數(shù)據總線信號，完成SDRAM的3項功能：刷新、讀、寫。其中讀、寫主要通過猝發(fā)方式進行。由于SDRAM是動態(tài)RAM，為了防止數(shù)據丟失，必須對其進行動態(tài)刷新。在SDRAM控制接口部分設計了專門的刷新電路來完成這項功能。

3　結 論

由于FPGA內的SRAM訪問速度可以達到10 ns以上，而DDRSDRAM的訪問速度比普通的SDRAM快一倍，因此，在采用DDRSDRAM實施存儲器共享后，不僅大大節(jié)省了系統(tǒng)成本，而且通過提高FPGA對DDRSDRAM的訪問速度后，系統(tǒng)對數(shù)據的訪問速度并沒有受到影響，可以達到100 Mb/s以上。