使用時鐘分配器件1或者扇出緩沖器為ADC和DAC提供時鐘時，需要考慮印刷電路板上的走線和輸出端接，這是信號衰減的兩個主要來源。

時鐘走線與信號擺幅
PCB上的走線類似于低通濾波器，當時鐘信號沿著走線傳輸時，會造成時鐘信號衰減，并且脈沖沿的失真隨線長增加。更高的時鐘信號頻率會導致衰減、失真和噪聲增加，但不會增加抖動，在低壓擺率時抖動最大（圖1），一般使用高壓擺率的時鐘沿。為了實現(xiàn)高質(zhì)量的時鐘，要使用高擺幅時鐘信號和短時鐘PCB走線；由時鐘驅(qū)動的器件應該盡可能靠近時鐘分配器件放置。

圖1. ADCLK925的均方根抖動與輸入壓擺率的關(guān)系

ADCLK9542時鐘扇出緩沖器和ADCLK9143超快時鐘緩沖器就是兩款此類時鐘分配器件。ADCLK954包括12個輸出驅(qū)動，可以在50-Ω的負載上驅(qū)動全擺幅為800-mV 的ECL（發(fā)射極耦合邏輯）或者LVPECL（低壓正ECL）信號，形成1.6 V的總差分輸出擺幅，如圖2所示。它可以在4.8 GHz反轉(zhuǎn)率下工作。ADCLK914可以在50Ω負載上驅(qū)動1.9 V高壓差分信號（HVDS），形成3.8 V的總差分輸出擺幅。ADCLK914具有7.5-GHz的反轉(zhuǎn)率。

當驅(qū)動DAC時，時鐘分配器件應該盡可能靠近DAC的時鐘輸入放置，這樣，所需的高壓擺率、高幅度時鐘信號才不會引起布線困難、產(chǎn)生EMI或由電介質(zhì)和其它損耗造成減弱。值得注意的是，走線的特性阻抗(Z0)會隨走線尺寸（長度、寬度和深度）而變化；驅(qū)動器的輸出阻抗必須與特性阻抗匹配。

圖2. 采用3.3V電源供電時ADCLK954時鐘緩沖器的輸出波形

輸出端接
時鐘信號衰減會增加抖動，因此對驅(qū)動器輸出的端接很重要，這可以避免信號反射，并可通過相對較大的帶寬實現(xiàn)最大能量傳輸。確實，反射可以造成下沖和過沖，嚴重降低信號和整體時鐘的性能，或者在極端情況下，可能會損壞接收器或驅(qū)動器。反射因阻抗不匹配而引起，在走線沒有適當端接時發(fā)生。由于反射系數(shù)本身具有高通特性，因此這對具有快速上升和下降時間的高速信號更重要。反射脈沖與主時鐘信號相疊加，削弱了時鐘脈沖。如圖3所示，它對上升沿和下降沿增加了不確定的延時或者抖動，從而影響時鐘信號的邊沿。

圖3. 由端接不當引起的反射信號抖動[!--empirenews.page--]

端接不當使回聲的幅度隨著時間而變化，因此∆t也會隨時間變化。端接的時間常數(shù)也會影響回聲脈沖的形狀和寬度。基于以上原因，反射引起的附加抖動，從形狀看類似增加經(jīng)典抖動的高斯特性。為了避免抖動和時鐘質(zhì)量降低的不利影響，需要使用表1中總結(jié)的恰當信號端接方法。Z0是傳輸線的阻抗；ZOUT 是驅(qū)動器的輸出阻抗，ZIN 是接收器的輸入阻抗。僅顯示CMOS和PECL/LVPECL電路。

  表1. 時鐘端接