針對基于ＥＰＰ協(xié)議的并行端口設備開發(fā)的特點與趨勢，開發(fā)了由Ａ／Ｄ轉換器ＡＤ１６７１和ＦＩＦＯ存儲器ＩＤ７２０２構成的１．２５ＭＨｚ、１２Ｂｉｔ的高速數據采集系統(tǒng)，并通過ＩＤＴ７２０２與ＥＰＰ的接口電路實現了采集數據的高速回傳。介紹了ＥＰＰ協(xié)議和該采集系統(tǒng)工作原理。

    關鍵詞： 增強并行口（ＥＰＰ）  先進先出存儲器（ＦＩＦＯ）  Ａ／Ｄ轉換器ＡＤ１６７１

    利用傳統(tǒng)的標準并行口（ＳＰＰ）或ＲＳ２３２進行數據傳輸，其速度和靈活性受到很大限制。而增強型并行端口ＥＰＰ(Ｅｎｈａｎｃｅｄ Ｐａｒａｌｌｅｌ Ｐｏｒｔ)不但與ＳＰＰ兼容，而且其最高傳輸速率可達ＩＳＡ總線的能力（２ＭＨｚ）。由于便攜式計算機日益普及，基于ＥＰＰ協(xié)議開發(fā)的便攜式微機采集系統(tǒng)將會是一個發(fā)展趨勢。

    通常，低速的數據采集系統(tǒng)可不需要板上的數據緩存區(qū)。但當采集速率較高時，數據的回傳將占用ＣＰＵ大量的時間，因而不可能進行其他的控制操作與數值處理，這時就需要足夠的緩存區(qū)來存放數據。我們在設計高速數據采集系統(tǒng)時采用了ＦＩＦＯ(Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ) ＩＤＴ７２０２?其管腳功能如圖１所示。它不但提供了存儲空間作為數據的緩沖，而且還在ＥＰＰ并行總線和Ａ／Ｄ轉換器之間充當一彈性的存儲器，因而無需考慮相互間的同步與協(xié)調。ＦＩＦＯ的優(yōu)點在于讀寫時序要求簡單，內部帶有讀寫的環(huán)形指針，在對芯片操作時不需額外的地址信息。隨著ＦＩＦＯ芯片存儲量的不斷增加和價格的不斷下降，它將成為傳統(tǒng)數據存儲器件ＲＡＭ、ＳＲＡＭ等的有力替代者。方案中的Ａ／Ｄ轉換器采用了Ａｎａｌｏｇ Ｄｅｖｉｃｅ 公司的ＡＤ１６７１，最大采集速率可達１．２５ＭＨｚ、１２Ｂｉｔ無漏碼轉換輸出。

１ ＥＰＰ協(xié)議簡介

    ＥＰＰ協(xié)議與標準并行口協(xié)議兼容且能完成數據的雙向傳輸，它提供了四種數據傳送周期：數據寫周期；數據讀周期；地址寫周期；地址讀周期。

    在設計中我們把數據周期用于便攜機與采集板之間的數據傳輸，地址周期用于地址的傳送與選通。表１列出了ＤＢ２５插座在ＥＰＰ協(xié)議中的各腳定義。

表1 EPP信號定義

    圖２是一個數據寫周期的例子。

    （１) 程序執(zhí)行一個Ｉ／Ｏ寫周期，寫數據到Ｐｏｒｔ４（ＥＰＰ數據寄存器）。

    （２)ｎＷｒｉｔｅ變低，數據送到串行口上。

    （３)由于ｎＷａｉｔ為低，表示可以開始一個數據寫周期，ｎＤａｔａＳＴＢ變低。

    （４)等待外設的握手信號（等待ｎＷａｉｔ變高）。

    （５)ｎＤａｔａＳＴＢ變高，ＥＰＰ周期結束。

    （６)ＩＳＡ的Ｉ／Ｏ周期結束。

    （７)ｎＷａｉｔ變低，表示可以開始下一個數據寫周期。

    可以看到，整個數據傳送過程發(fā)生在一個ＩＳＡ Ｉ／Ｏ周期內，所以用ＥＰＰ協(xié)議傳送數據，系統(tǒng)可以獲得接近ＩＳＡ總線的傳輸率（５００ｋ～２Ｍ ｂｙｔｅ／ｓ）。[!--empirenews.page--]

２ ＡＤ１６７１控制及采集系統(tǒng)工作原理

    圖３是ＡＤ１６７１的ＡＤ轉換時序圖。

    ＡＤ１６７１在Ｅｎｃｏｄｅ信號上升沿開始Ａ／Ｄ轉換，Ｄａｖ信號在本次轉換完成前一定時間變低，直到Ｄａｖ出現上升沿表示本次轉換結束。為防止數字噪聲耦合帶來的誤差，Ｅｎｃｏｄｅ信號應在Ｄａｖ信號變低后５０ｎｓ內變低。系統(tǒng)中通過８２５４計數器對晶振進行分頻來給ＡＤ１６７１提供Ｅｎｃｏｄｅ信號，以滿足其工作時序的需要。系統(tǒng)原理圖如圖４所示。系統(tǒng)初始化時，向８２５４的Ｃｌｏｃｋ０寫入計數值，由此可以靈活改變采樣間隔，同時寫入Ｃｌｏｃｋ１的計數值用來控制采樣的個數。晶振采用５ＭＨｚ有源四腳晶振，Ｄ觸發(fā)器實現觸發(fā)功能，系統(tǒng)工作原理如下：

    系統(tǒng)初始化完成后，經地址譯碼器產生Ａｄｄ２信號，使Ｄ觸發(fā)器狀態(tài)翻轉，由低變到高，８２５４計數使能端Ｇａｔｅ０、Ｇａｔｅ１變高，８２５４開始方式２的計數。當Ｃｌｏｃｋ０的計數時間到時，發(fā)出一個寬度為一時鐘周期的負脈沖，經反向送入Ｅｎｃｏｄｅ，啟動ＡＤ１６７１進行Ａ／Ｄ轉換。一次轉換結束，利用Ｄａｖ信號將轉換的數據寫入ＩＤＴ７２０２，同時Ｃｌｏｃｋ１計數一次。當Ｃｌｏｃｋ１計數時間到后，發(fā)出一個脈沖，用來實現對Ｄ觸發(fā)器的清零，使Ｇａｔｅ０、Ｇａｔｅ１變低，停止ＡＤ１６７１轉換，完成一次系統(tǒng)的采集工作。

３ ＦＩＦＯ與ＥＰＰ的接口電路

    圖５是ＥＰＰ與ＩＤＴ７２０２的接口電路。

    此電路是基于ＥＰＰ１．９設計的。ｎＤａｔａＳＴＢ與ｎＡｄｄＳＴＢ組合產生ｎＷａｉｔ回送信號，實現連鎖握手。方案中分別用數據讀周期、地址讀周期對１＃ＦＩＦＯ、２＃ＦＩＦＯ進行讀取。ＥＰＰ模式設定后，對ＦＩＦＯ存儲器的讀取非常簡單。通過產生一個單Ｉ／Ｏ讀指令到“基址＋４”，ＥＰＰ控制器就會產生所需的選通信號，用ＥＰＰ數據讀周期傳送數據。對“基址＋３”的Ｉ／Ｏ操作，可產生地址周期信號。

    Ｃ語言指令如下：

    讀一個字節(jié)數據：Ｄａｔａ＝Ｉｎｐｏｒｔｂ（Ｂａｓｅ＿Ａｄｄｒ＋４）；

    讀一個字節(jié)地址： Ｄａｔａ＝Ｉｎｐｏｒｔｂ（Ｂａｓｅ＿Ａｄｄｒ＋３）；

    實際應用中ＦＩＦＯ的存取時間達到ｎｓ 級，ＥＰＰ的速度也接近ＩＳＡ總線的速率。上述接口電路屬于高頻，電路設計要注意消除干擾。ＦＩＦＯ的讀寫信源應盡量靠近ＦＩＦＯ，沒用到的數據輸入端應接地或ＶＣＣ等。