MCU的支撐電路一般需要外部時鐘來給MCU提供時鐘信號，而外部時鐘的頻率可能偏低，為了使系統(tǒng)更加快速穩(wěn)定運行，需要提升系統(tǒng)所需要的時鐘頻率。這就得用到鎖相環(huán)了。例如MCU用的外部晶振是16M的無源晶振，則可以通過鎖相環(huán)（PLL）把系統(tǒng)時鐘倍頻到24M，從而給系統(tǒng)提供更高的時鐘信號，提高程序的運行速度。 51單片機，AVR單片機內部沒有鎖相環(huán)電路，其系統(tǒng)時鐘直接由外部晶振提供。而XS128內部集成了鎖相環(huán)電路，其系統(tǒng)時鐘既可由外部晶振直接提供，也可以通過鎖相環(huán)倍頻后提供，當然，還有由XS128內部的時鐘電路來提供（當其它來源提供的系統(tǒng)時鐘不穩(wěn)定時，內部時鐘電路就起作用了，也就是自時鐘模式）。

　　鎖相環(huán)作為一個提供系統(tǒng)時鐘的模塊，是一個基本的模塊，幾乎每次編程序都得用到。下面記一下怎樣配置鎖相環(huán)來設定想要的系統(tǒng)時鐘。

　　鎖相環(huán)（PLL）、自時鐘模式和前面說的實時中斷RTI、看門狗COP都屬于系統(tǒng)時鐘與復位CRG中的模塊，固前面用到的寄存器，這里有些會再用到。

　　在程序中配置鎖相環(huán)的步驟如下：

　　第一、禁止總中斷；

　　第二、寄存器CLKSEL的第七位置0，即CLKSEL_PLLSEL=0。選擇時鐘源為外部晶振OSCCLK，在鎖相環(huán)程序執(zhí)行前，內部總線頻率為OSCCLK/2。CLKSEL_PLLSEL=0時，系統(tǒng)時鐘由外部晶振直接提供，系統(tǒng)內部總線頻率=OSCCLK/2（OSCCLK為外部晶振頻率）。CLKSEL_PLLSEL=1時，系統(tǒng)時鐘由鎖相環(huán)提供，此時系統(tǒng)內部總線頻率=PLLCLK/2 （PLLCLK為鎖相環(huán)倍頻后的頻率）。

　　第三、禁止鎖相環(huán)（PLL），即PLLCTL_PLLON=0。當PLLCTL_PLLON=0時，關閉PLL電路。當PLLCTL_PLLON=1時，打開PLL電路。

　　第四、根據(jù)想要的時鐘頻率設置SYNR和REFDV兩個寄存器。

　　SYNR和REFDV兩個寄存器專用于鎖相環(huán)時鐘PLLCLK的頻率計算，計算公式是：PLLCLK=2*OSCCLK*（SYNR+1）/（REFDV+1）其中，PLLCLK為PLL模塊輸出的時鐘頻率；OSCCLK為晶振頻率；SYNR、REFDV分別為寄存器SYNR、REFDV中的值。這兩個寄存器只有在PLLSEL=0時才能夠寫入（這里就是第二步的設置原因所在了）。

　　第五、打開PLL，即PLLCTL_PLLON=1。

　　第六、CRGFLG_LOCK位，確定PLL是否穩(wěn)定。當鎖相環(huán)PLL電路輸出的頻率達到目標頻率的足夠小的誤差范圍內時，LOCK位置1，此時說明PLLCLK已經(jīng)穩(wěn)定，可以作為系統(tǒng)的時鐘了。該位在正常情況下為只讀位。

　　第七、PLLCLK穩(wěn)定后，允許鎖相環(huán)時鐘源PLLCLK為系統(tǒng)提供時鐘，即CLKSEL_PLLSEL=1。到這里，鎖相環(huán)的設置就完畢了。

　　如果想更靈活地配置系統(tǒng)時鐘，就還得用到下面的寄存器了，下面逐一說說：

　　1、CRGFLG_LOCKIF 鎖相環(huán)的中斷標志位。當系統(tǒng)時鐘因為穩(wěn)定或不穩(wěn)定而導致LOCK位（上面已提到）變化時，該位置1。此時，如果CRGINT_LOCKIE=1，則產(chǎn)生中斷。CRGINT_LOCKIE=1時，則允許產(chǎn)生鎖相環(huán)鎖定中斷。CRGINT_LOCKIE=0時，則不允許。

　　2、CLKSEL_PLLWAI是等待模式PLL停止位。當CLKSEL_PLLWAI=1時，系統(tǒng)進入等待模式時，鎖相環(huán)PLL停止工作。當CLKSEL_PLLWAI=0時，系統(tǒng)進入等待模式時，鎖相環(huán)PLL仍然工作

　　下面順便說一下與自時鐘模式相關的幾個寄存器：CRGFLG_SCMIF 自時鐘模式中斷標志位。當SCM位變化時，該位置1。此時，如果CRGINT_SCMIE=1，則產(chǎn)生中斷。 CRGFLG_SCM 自時鐘模式狀態(tài)位。當晶振頻率不穩(wěn)定時，該位置1，系統(tǒng)會進入自時鐘模式，系統(tǒng)的時鐘將由自時鐘模式下的時鐘提供。CRGINT_SCMIE 自時鐘模式中斷的使能位。當CRGINT_SCMIE=1時，允許產(chǎn)生自時鐘模式中斷。當CRGINT_SCMIE=0時，不能產(chǎn)生自時鐘模式中斷。PLLCTL_SCME 自時鐘模式使能位。在自時鐘模式下，該位不能被清0。PLLCTL_SCME=1時，晶振時鐘失靈系統(tǒng)將強制進入自時鐘模式。當PLLCTL_SCME=0時，晶振失靈將導致時鐘監(jiān)控器復位。