臺積電（TSMC）在國際學會IEDM 2013上發(fā)布了將于2013年底之前開始少量生產(chǎn)（風險量產(chǎn)）的16nm工藝技術(shù)（演講編號：9.1）。該技術(shù)主要用于移動終端及計算終端使用的SoC（System on a Chip），這是該公司首次采用立體晶體管（FinFET）。與28nm工藝（高介電率柵極絕緣膜/金屬柵極版）相比，晶體管集成密度提高1倍，晶體管工作速度可提高35％，并且功耗可降低55％。

臺積電目前正在實施20nm工藝（20SOC）的風險量產(chǎn)，接著還將于最近啟動16nm工藝的風險量產(chǎn)。16nm工藝方面，臺積電已試制完成配備SRAM、環(huán)形振蕩器，以及ARM處理器內(nèi)核“Cortex-A57”的測試芯片。在此次演講中，臺積電公開了工藝技術(shù)、晶體管特性及SRAM的試制結(jié)果等。


晶體管性能提高 （點擊放大）

16nm工藝技術(shù)的概要 （點擊放大）
16nm工藝在沿襲20nm工藝的金屬布線技術(shù)（BEOL）的同時，采用以FinFET替換平面晶體管的構(gòu)造。在FinFET上組合與28nm工藝相同的柵極替換方式的高介電率柵極絕緣膜及金屬柵極。采用7層Cu/low-k布線，第一層金屬布線的半間距為32nm。鰭片間距為48nm，柵極長度有30nm、34nm、50nm三種。第一金屬布線的圖形化采用二次圖形曝光技術(shù)，鰭片的形成采用間距分割技術(shù)。


7層金屬布線 （點擊放大）

SRAM的特性 （點擊放大）
試制完成的低漏電版晶體管（柵極長度為34nm）的導通電流方面，在電源電壓為0.75V、截止泄漏電流為30pA/μm的條件下，nMOS為520μA/μm，pMOS為525μA/μm。短溝道特性良好，DIBL（漏致勢壘降低）不到30mV/V。而且，采用新工藝試制的晶體管對特性偏差具有較強耐受性，在偏差指標AVt值方面，與28nm工藝相比，nMOS改善36％，pMOS改善24％。

此外還試制了128Mbit SRAM，已證實具有較高的成品率，可正常工作。每個晶體管僅用1個鰭片的高密度版SRAM在單元面積為0.7μm2、電源電壓為0.6V的條件下確保了120mV的SNM（靜態(tài)噪聲容限）。SRAM的最小驅(qū)動電壓比使用平面晶體管時降低了220mV。論文中沒有給出試制完成的SRAM芯片的照片，僅在演講時通過幻燈資料公開。（記者：大下 淳一，日經(jīng)BP半導體調(diào)查）