益華電腦(Cadence Design Systems)宣布，該公司與晶圓代工大廠臺積電(TSMC)合作開發(fā)了 3D IC 參考流程，具備創(chuàng)新的真正3D堆疊技術(shù)。這個流程通過在Wide I/O介面基礎(chǔ)上的memory-on-logic設(shè)計與3D堆疊的驗證，實現(xiàn)多重晶粒整合；融合TSMC 3D堆疊技術(shù)與CadenceR 的3D-IC解決方案，包括完善整合的規(guī)劃工具、彈性化設(shè)計實現(xiàn)平臺，以及signoff和電子/熱分析。
3D IC 技術(shù)讓業(yè)界能夠?qū)崿F(xiàn)功耗與效能的提升，提供更高的效能、更低的功耗與更小的面積，為開發(fā)當今復(fù)雜設(shè)計的工程師們提供許多關(guān)鍵優(yōu)勢。Cadence與臺積電的宣布實現(xiàn)了兩家 3D IC 領(lǐng)導(dǎo)廠商于一年前所宣布提供臺積電 CoWoS 參考流程的承諾。

臺積電設(shè)計基礎(chǔ)架構(gòu)行銷事業(yè)部資深協(xié)理Suk Lee表示：「我們與Cadence密切合作，實現(xiàn)真正3D晶片的開發(fā)。藉由這項新的參考流程，我們彼此的客戶能夠滿懷信心地邁進3D-IC開發(fā)工作，瞭解所他們所采用的益華電腦工具流程已經(jīng)通過了晶片與3D-IC測試裝置的驗證。」

Cadence策略長兼數(shù)位與signoff事業(yè)群資深副總裁徐季平表示：「3D-IC代表產(chǎn)品整合的新作法；為摩爾定律(Moore’s Law)提供全新的面向，并且需要深度協(xié)作以實現(xiàn)完美的實用陣容。這個最新參考流程就是我們與TSMC密切合作，讓3D晶片務(wù)實進展的鐵證，不僅實用而且是克服晶片復(fù)雜性的魅力選項?！?br>
Cadence 3D IC 流程中的工具涵蓋數(shù)位、客制/類比與signoff技術(shù)；包括EncounterR Digital Implementation System、Tempus Timing Signoff Solution、VirtuosoR Layout Editor、Physical Verification System、QRC Extraction、Encounter Power System、Encounter Test、AllegroR SiP和Sigrity XcitePI/PowerDC。