據(jù)臺積電公司設計技術高級主管Ed Wan表示，臺積電20nm制程自動化設計系統(tǒng)將可支持雙重成像技術（double patterning）。相關的電路自動化布置軟件廠商將在臺積電20nm制程芯片設計用軟件中加入對雙重成像技術的支持，這樣芯片設計者就不需要像過去 那樣專門針對雙重成像技術進行計算。而一旦芯片設計方確定芯片電路的布局準則，那么臺積電的軟件便可將該設計拆分到兩個雙重成像用掩膜板上。

他表示：“在28nm制程節(jié)點，圖像的節(jié)距尺寸(pitch size)是90nm,這已經(jīng)接近193nm光刻機的極限（80nm節(jié)距尺寸）。因此，雙重成像技術將是20nm節(jié)點制程必須要啟用的一項關鍵技術?！绷硗馑€透露臺積電在20nm制程節(jié)點將使用雙重成像+雙重蝕刻工藝（2P2E,即常說的LELE，另外一種雙重成像技術則是SADP即自對準雙重成像技術），晶體管密度可提升1.9倍左右，SRAM單元面積則可減小到0.898平方微米，他并稱2P2E工藝 可制造節(jié)距為64nm的芯片產(chǎn)品。

另外，在20nm制程節(jié)點，臺積電還將改換不同制程節(jié)點的命名方式，其20nm制程將按照應用分為兩個大類別，分別是“G”制程（類似與過去的高性能"HP"制程）和"SOC"制程（類似于過去的低功耗制程“LP”）。Ed Wan表示，臺積電20nm高性能級別的G制程將于明年第三季度開始試產(chǎn)芯片產(chǎn)品；而低功耗級別的SOC制程則將于后年第二季度開始試產(chǎn)芯片。G制程與 SOC制程的主要不同之處在于所應用的體偏置技術（簡而言之就是管子的襯底電壓與源極電壓并不相同的設計），當采用反向體偏置技術時，管子的性能將可得到改善，而采用正偏置技術時，管子的漏電量則會減小。

臺積電另外一位副總裁 Di Ma則透露臺積電20nm制程產(chǎn)品將采用新的低阻型金屬化技術：“在20nm節(jié)點，我們將改善金屬化結構（針對管子的柵極和漏源極）的低阻性能，同時還將應用超低介電常數(shù)材料（針對互聯(lián)層，k值可低至2.5）技術。芯片電路材料的硬度隨制程節(jié)點下降的趨勢也將被反轉(zhuǎn)，這有助于提升芯片封裝的可靠性。 20nm節(jié)點后端工序（BEOL：通常指從漏源極，柵極金屬化到互聯(lián)層制作的一系列工序）制成的芯片其硬度等級將可與28nm BEOL工序相當或更好?！?/p>

目前臺積電已經(jīng)開始為部分客戶生產(chǎn)28nm制程芯片產(chǎn)品，預計28nm HP/LP工藝年內(nèi)將能正式出臺，而且臺積電最近還新推出了專門面向智能手機和平板電腦產(chǎn)品的新28nm HPM工藝，預計這項工藝今年第三季度可開始試產(chǎn)。

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