益華(Cadence)拓展與臺(tái)積電合作范圍，宣布支持臺(tái)積電模擬／混合訊號(hào)(Analog/Mixed-Signal)設(shè)計(jì)參考流程1.0版，以實(shí)現(xiàn)28奈米制程技術(shù)。另一方面，TLM(Transaction-Level Modeling)導(dǎo)向設(shè)計(jì)與驗(yàn)證、3D IC設(shè)計(jì)實(shí)現(xiàn)以及整合DFM等設(shè)計(jì)技術(shù)與流程，也已融入臺(tái)積電設(shè)計(jì)參考流程11.0版中。

Cadence指出，透過與臺(tái)積電在這項(xiàng)全新設(shè)計(jì)參考流程上的合作，可協(xié)助促進(jìn)先進(jìn)混合訊號(hào)設(shè)計(jì)的上市時(shí)程，幫助降低在設(shè)計(jì)基礎(chǔ)架構(gòu)的冗余投資，并提高投資報(bào)酬。

Cadence產(chǎn)品管理事業(yè)群處長Sandeep Mehndiratta表示，隨著無線、網(wǎng)絡(luò)架構(gòu)、消費(fèi)性與中央處理器(CPU)設(shè)計(jì)復(fù)雜度日益增加，模擬與混合訊號(hào)IP將會(huì)占有芯片設(shè)計(jì)的50%以上。

Sandeep Mehndiratta進(jìn)一步指出，Cadence的臺(tái)積電 AMS設(shè)計(jì)參考流程 1.0版，專為臺(tái)積電芯片技術(shù)優(yōu)化，為客戶提供周延的設(shè)計(jì)、驗(yàn)證與設(shè)計(jì)實(shí)現(xiàn)解決方案，實(shí)現(xiàn)28奈米制程最高設(shè)計(jì)質(zhì)量的先進(jìn)混合訊號(hào)設(shè)計(jì)，將可解決當(dāng)今在無線、網(wǎng)絡(luò)架構(gòu)、消費(fèi)性與其他應(yīng)用方面，芯片設(shè)計(jì)中模擬與混合訊號(hào)功能日益高漲的復(fù)雜性，也滿足了整合的需求。

另一方面，Cadence表示，其TLM導(dǎo)向設(shè)計(jì)與驗(yàn)證、3D IC設(shè)計(jì)實(shí)現(xiàn)以及整合DFM等設(shè)! 計(jì)技術(shù)與流程，也已融入臺(tái)積電設(shè)計(jì)參考流程11.0版中。

Cadence指出，此次與臺(tái)積電的合作中，為低功耗、先進(jìn)制程與混合訊號(hào)設(shè)計(jì)提供更多的支持。在低功耗領(lǐng)域中，這個(gè)流程以Common Power Format (CPF)為基礎(chǔ)，支持power state validation與IP library view。在先進(jìn)制程領(lǐng)域中，以臺(tái)積電的iLPC進(jìn)行微影hot spot修正，以及dummy metal/via插入的修補(bǔ)方式，解決hot spot 的議題，并能將癥結(jié)反饋至自動(dòng)化布局與繞線工具的單獨(dú)GDS接口。

在系統(tǒng)封裝(System-In-Package；SiP) 混合訊號(hào)設(shè)計(jì)方面，有SiP die/package floorplan、混合訊號(hào)IR drop與先進(jìn)SiP靜態(tài)時(shí)序分析等封裝支持。這些嶄新的設(shè)計(jì)參考流程元素，從系統(tǒng)層到簽核(signoff)為設(shè)計(jì)團(tuán)隊(duì)提供更高能見度與可預(yù)測性，協(xié)助在功耗、效能與設(shè)計(jì)尺寸trade-off的挑戰(zhàn)下進(jìn)行優(yōu)化，并實(shí)現(xiàn)最高設(shè)計(jì)良率。

Cadence資深副總裁兼策略長黃小立表示，移轉(zhuǎn)? 饇玟]計(jì)階層進(jìn)行萃取的做法，讓客戶獲得相當(dāng)大的優(yōu)勢，因?yàn)閺南到y(tǒng)層設(shè)計(jì)到實(shí)體設(shè)計(jì)的階段，進(jìn)行IP的建立和重復(fù)利用，讓設(shè)計(jì)與驗(yàn)證生產(chǎn)力大幅增加。透過提高生產(chǎn)力，才能夠跟上日益增高的設(shè)計(jì)復(fù)雜性，并且滿足緊迫上市時(shí)程的需求。