去年夏季，一直走Gate-first工藝路線的臺積電公司忽然作了一個(gè)驚人的決定：他們將在其28nm HKMG柵極結(jié)構(gòu)制程技術(shù)中采用Gate-last工藝。不過據(jù)臺積電負(fù)責(zé)技術(shù)研發(fā)的高級副總裁蔣尚義表示，臺積電此番作出這種決定是要“以史為鑒”。以下，便讓我們在蔣尚義的介紹中，了解臺積電28nm HKMG Gate-last工藝推出的背景及其有關(guān)的實(shí)現(xiàn)計(jì)劃。
 
Gate-last是用于制作金屬柵極結(jié)構(gòu)的一種工藝技術(shù)，這種技術(shù)的特點(diǎn)是在對硅片進(jìn)行漏/源區(qū)離子注入操作以及隨后的高溫退火工步完成之后再形成金屬柵極；與此相對的是Gate-first工藝，這種工藝的特點(diǎn)是在對硅片進(jìn)行漏/源區(qū)離子注入操作以及隨后的退火工步完成之前便生成金屬柵極。

Intel是Gate-last工藝的堅(jiān)決擁護(hù)者，從45nm HKMG制程起便一直在采用這種技術(shù)；而IBM/AMD/Gloubalfoudries則堅(jiān)決固守Gate-first工藝；臺積電則過去支持Gate-first，最近表態(tài)支持Gate-last工藝。

控制Vt門限電壓--臺積電轉(zhuǎn)向Gate-last工藝的起因：

據(jù)蔣尚義介紹，20年前，半導(dǎo)體產(chǎn)業(yè)也同樣面臨類似的難題，當(dāng)時(shí)的半導(dǎo)體廠商計(jì)劃在NMOS/PMOS管中統(tǒng)一采用N+摻雜的多晶硅材料來制作柵極，不過“廠商們發(fā)現(xiàn)當(dāng)在PMOS管中采用這種柵極材料之后，管子的性能表現(xiàn)并不好，管子的Vt電壓很難降低到理想的水平。為此，有部分廠商試圖往PMOS管的溝道中摻雜補(bǔ)償性的雜質(zhì)材料，以達(dá)到控制Vt的目的。不過此舉又帶來了很多副作用，比如加劇了短溝道效應(yīng)對管子性能的影響能力。”

他繼續(xù)介紹稱，“和20年前一樣，我們現(xiàn)在又遇到了如何控制Vt（管子門限電壓）的難題?！?，如今的Gate-first+HKMG工藝同樣存在很難控制管子Vt電壓的問題。盡管廠商可以在管子的上覆層（capping layer）上想辦法對這種缺陷進(jìn)行補(bǔ)償，不過蔣尚義稱這種方案“其復(fù)雜和困難程度相當(dāng)高”。

如何保證由Gate-first轉(zhuǎn)向Gate-last工藝的管芯密度不變條件：

不過，要從傳統(tǒng)的Gate-first工藝轉(zhuǎn)換到Gate-last工藝，不僅需要芯片代工廠商對工序和制造工藝進(jìn)行調(diào)整，還需要電路的設(shè)計(jì)方對電路的Layout設(shè)計(jì)進(jìn)行較大的調(diào)整，唯此才能在轉(zhuǎn)換工藝后保持產(chǎn)品的管芯密度不變。而臺積電則表示他們已經(jīng)在于客戶商討如何調(diào)整電路設(shè)計(jì)方案，以適應(yīng)Gate-last工藝的要求等事宜。

蔣尚義表示：“Gate-last工藝當(dāng)然也存在一些局限性。比如這種工藝制出的管子結(jié)構(gòu)很難實(shí)現(xiàn)平整化。不過如果設(shè)計(jì)方的Layout團(tuán)隊(duì)能夠在電路設(shè)計(jì)方面做出一些改動(dòng)，那么就可以克服這個(gè)問題，使Gate-last工藝制作出來的芯片的管芯密度與Gate-first工藝相近?？傊绻挠肎ate-last工藝，要想生產(chǎn)出優(yōu)質(zhì)芯片，代工方和設(shè)計(jì)方都要費(fèi)些心思?！?/FONT>