作為IC設計產(chǎn)業(yè)鏈上非常重要的一個環(huán)節(jié)，EDA工具廠商無疑對先進的工藝、技術起著推波助瀾的作用。而EDA廠商自身也在不斷加速設計創(chuàng)新，來滿足日益增長的設計需求。

Synopsys：向混合信號市場擴展

作為EDA工具大廠的Synopsys，日前發(fā)布了其首款混合信號解決方法Galaxy Custom Designer。該公司表示，這款方案基于Synopsys的Galaxy設計平臺，按統(tǒng)一的使用環(huán)境集成了模擬仿真、寄生參數(shù)提取和物理驗證等相關工具。Synopsys表示，模塊化架構完全基于OpenAccess的Galaxy Custom Designer平臺既支持原有設計系統(tǒng)，又支持主流代工廠商的PDK，從而提供了廣闊的開放性和互操作性。

除了開放架構，Galaxy Custom Designer還通過將傳統(tǒng)分離的數(shù)字設計與定制設計連接在一起來提升生產(chǎn)效率。同時，與Synopsys的IC Compiler物理實現(xiàn)解決方案協(xié)作，可以實現(xiàn)數(shù)據(jù)透明，在底層規(guī)劃（Floor Plan），布局和布線（Placement&Route），最終數(shù)據(jù)整合過程中完成重要的數(shù)據(jù)交換，使迭代次數(shù)大為減少。

Synopsys定制設計產(chǎn)品市場總監(jiān)Ed Lechner表示，Galaxy Custom Designer的目標就是從零開始，提升生產(chǎn)效率。他表示，該平臺的主要模塊包括一個原理圖編輯器，可以完成原理圖編輯和動態(tài)節(jié)點加亮。這一模擬環(huán)境提供了訪問Synopsys模擬仿真器的模塊，包括HSPICE, HSIM XA, NanoSim XA和WaveView分析器。版圖編輯器提供實時P-Cell parameter變化的預覽，另外，在Galaxy Custom Designer，還能動態(tài)獲得Hercules DRC/LVS 和Star-RCXT 寄生析出(parasitic extraction)的結果。

據(jù)悉，Galaxy Custom Designer已經(jīng)上市。而Synopsys也將與TSMC展開合作。TSMC設計及技術平臺副總裁Fu-Chieh Hsu表示，TSMC將與Synopsys共同開發(fā)業(yè)界首款65nm、單一的PDK支持多種設計環(huán)境，包括一些最新的創(chuàng)新，如Custom Designer。“我們還將與Synopsys，以及互操作PDK庫聯(lián)盟合作，共同推動互操作PDK在業(yè)界的部署和應用。”

Cadence：構建系統(tǒng)級戰(zhàn)略

“工程師是最終決策的源泉。通過設計自動化，讓決策者做出的每一個決定不但高效正確，而且充滿意義和樂趣，這就是我們存在的價值?！盋adence公司總裁兼CEO Michael J. Fister不久前在其CDNLive China大會上表示（備注：Michael J. Fister日前已宣布離職）。

隨著先進工藝技術的不斷演進，半導體供應商正在面臨著設計復雜度所帶來的世界級挑戰(zhàn)。

EDA廠商的業(yè)務規(guī)模也變得越來越復雜，如何利用EDA工具促進這一流程，并增加生產(chǎn)力，幫助半導體廠商取得更大的進展正是EDA廠商的關注所在?！皬碗s性驅動著混合信號設計、芯片規(guī)劃解決方案，以及更高水平設計的實現(xiàn)，只有不斷推出生產(chǎn)力最優(yōu)化的解決方案，才能減少客戶在系統(tǒng)規(guī)格與設計實現(xiàn)之間的反復，提高設計師在創(chuàng)建和復用系統(tǒng)級芯片IP過程中的效率?！?Fister強調(diào)。

“在設計一款芯片時，需要考慮芯片的基礎架構、開發(fā)時間、成本等不同因素，并且需要平衡風險。而我們要做的是在這些不同性能之間找到最佳平衡點”，F(xiàn)ister 說道，“我們?nèi)匀挥泻荛L的路要走，需要在整個系統(tǒng)層面進行合成和規(guī)劃。我們一直在集中精力解決這些問題?！闭缭摴舅?guī)劃的那樣，Cadence早在年初就開始了其擴張到系統(tǒng)級產(chǎn)品的戰(zhàn)略。Cadence希望通過集成將整個設計流程自動化，也就是從設計的第一步到最后一步的全面考慮。在CDNLive上，Cadence也推出了其系統(tǒng)級戰(zhàn)略的首款產(chǎn)品C-to-Silicon Compiler。據(jù)介紹，該產(chǎn)品可以自動轉化和優(yōu)化從C/C++、SystemC，到可綜合的Verilog RTL(包含斷言)所描述的提取行為，進行實現(xiàn)、驗證和SoC集成，能夠將現(xiàn)有生產(chǎn)力提高10倍。而且具有嵌入式邏輯綜合和支持驗證這兩個比較突出的特點?！癈-to-Silicon Compiler把所有的因素都集成了起來，同時保留時間進行大規(guī)模開發(fā)，使電腦能發(fā)揮更大的作用。它將在半導體器件的整個計算功能中發(fā)揮更復雜的作用。” Fister表示。

一方面是EDA工具的革新，一方面是工藝技術的不斷發(fā)展，而對于目前越來越多的半導體廠商采用更先進的工藝技術，如65nm，40nm，及至32nm等，F(xiàn)ister則表示，判斷一種工藝是否先進不僅要看工藝的尺寸、大小，還取決于不同的歷史階段。“隨著各個行業(yè)的發(fā)展，這些工藝從技術上來看完全沒有問題，但從經(jīng)濟方面考慮則可能會引起一些混亂。通常業(yè)界主要考慮減小尺寸，降低功耗等，但有時候這些先進的工藝恰恰與廠商的要求背道而馳?！倍鳦adence作為專門的EDA的廠商，則會進行端到端的整體考慮，即系統(tǒng)級設計。他表示，“我們更多的考慮架構級，而不是項目級。需要考慮晶體管的性能而不僅僅是數(shù)量。一旦硬件和軟件結合起來，事情就變得非常復雜。我們的目標是不斷努力滿足半導體廠商對功耗、成本的要求。我們意識到制造并不是偶然的，而是根據(jù)設計進行制造，即可制造性設計。”