JEDEC固態(tài)技術協(xié)會日前公布了DDR4內存標準中的部分關鍵屬性，并宣布將在2012年年中正式發(fā)布新一代內存標準規(guī)范，相比于DDR3取得重大性能提升，同時繼續(xù)降低功耗。
JEDEC固態(tài)技術協(xié)會宣稱，DDR4將具備一系列創(chuàng)新特性，可帶來更快的運行速度和廣泛的實用性，包括服務器、筆記本、臺式機、消費電子產品等等，其頻率、電壓和架構也都在進行重新定義，目標是簡化新標準的遷移和部署。
提議中的路線圖顯示，DDR4內存的VDDQ電壓將設定在僅僅1.2V，并在未來進一步降低VDD電壓，此外還會保證I/O電壓的穩(wěn)定。相比之下，DDR3標準版電壓為1.5V，低壓版也有1.35V。
DDR4內存每個針腳的數據傳輸率將達到1.6Gbps，最高會沖擊3.2Gbps?？紤]到DDR3就有望沖破 1.6GT/s的極限，DDR4在未來應該還會具備更高的性能水準。其它提議中的性能改進還包括：DQ總線偽開漏接口(pesudo open drain interface)、2667MHz及更高數據率的低速檔模式(geardown mode)、bank分組架構(bank group)、內部生成VreDQ電壓、訓練模式(training mode)改進。
DDR4架構上采用了8n預取的bank分組，包括使用兩個或者四個可選擇的bank分組，這將使得DDR4內存的每個bank分組都有獨立的激活、讀取、寫入和刷新操作，從而改進內存的整體效率和帶寬，尤其是在使用較小的內存粒度(memory granularity)的時候。
在此之前，三星和海力士已經分別造出了試驗性的DDR4內存條。預計DDR4內存將于2014年投入商用，2015年即迅速普及。
DDR4其它正在開發(fā)中的特性：
－ 三種數據帶寬選擇：x4、x8、x16
－ 新的JEDEC POD12接口標準(1.2V)
－ 時鐘與閘門的差分信號
－ 新的終端機制：DQ總線負責控制VDDQ終端，即使VDD電壓衰減也能保持穩(wěn)定。
－ 常規(guī)和動態(tài)ODT：ODT協(xié)議的改進和新的停放模式(Park Mode)可以實現常規(guī)終端和動態(tài)寫入終端，而無需驚動ODT針腳。
－ 突發(fā)長度8，突發(fā)突變4。
－ 數據屏蔽(data masking)
－ DBI：幫助降低功耗、改進數據型號完整性，通知DRAM應該保存真正的還是倒置的數據。
－ 新的數據總線CRC(錯誤校驗)：支持數據傳輸的錯誤校驗功能，尤其有利于寫入操作和非ECC內存應用。
－ 新的指令/數據總線CA對等：一個新的低成本防范，用于指令和數據沿鏈接傳輸期間所有操作完整性的檢驗。
－ 支持DLL關閉模式(DLL of mode)