21ic訊 SpringSoft日前宣布Verdi™自動(dòng)化偵錯(cuò)系統(tǒng)開(kāi)始完全支持Universal Verification Methodology (簡(jiǎn)稱UVM)。Verdi軟件在既有的HDL偵錯(cuò)平臺(tái)上新增全新的UVM源代碼與交易級(jí)(Transaction Level)信息紀(jì)錄功能，讓工程師們能將復(fù)雜的SystemVerilog testbench結(jié)構(gòu)具體化，以便輕松地進(jìn)行先進(jìn)系統(tǒng)芯片(SoC)測(cè)試的偵錯(cuò)工作。

UVM即將成為業(yè)界標(biāo)準(zhǔn)，可確保整合來(lái)自不同來(lái)源或運(yùn)用不同方法開(kāi)發(fā)的testbench程序代碼(也稱為驗(yàn)證IP)能夠重復(fù)利用并具備相互操作性。Verdi在整合的testbench與設(shè)計(jì)偵錯(cuò)環(huán)境中加入新功能支持UVM相關(guān)偵錯(cuò)工作，實(shí)現(xiàn)更高效率的交易級(jí)數(shù)據(jù)記錄與檢視功能，遠(yuǎn)勝過(guò)目前UVM基礎(chǔ)架構(gòu)所能提供的偵錯(cuò)信息。由于能夠在交易級(jí)中具體看到testbench與正在測(cè)試的設(shè)計(jì)之間更豐富的數(shù)據(jù)，Verdi用戶能夠更完整地觀察整個(gè)驗(yàn)證環(huán)境，這在復(fù)雜的回歸測(cè)試階段(Regression Test)尤其重要。

SpringSoft產(chǎn)品營(yíng)銷(xiāo)處長(zhǎng)李新基表示：「SystemVerilog具備獨(dú)特的優(yōu)勢(shì)可克服驗(yàn)證復(fù)雜性，而UVM提供實(shí)現(xiàn)更佳驗(yàn)證相互操作性的基礎(chǔ)架構(gòu)。我們的UVM支持結(jié)合了Verdi現(xiàn)有廣受業(yè)界采用的功能與更佳的UVM交易級(jí)記錄功能，萃取更多偵錯(cuò)所需的關(guān)鍵數(shù)據(jù)。讓工程師以更自然的方式、更深入了解和分析testbench活動(dòng)，進(jìn)而判斷testbench或設(shè)計(jì)中是否發(fā)生了問(wèn)題。」

更佳的UVM配置
SpringSoft在業(yè)界標(biāo)準(zhǔn)SystemVerilog鏈接庫(kù)支持之上完整支持 UVM源代碼。此外，SpringSoft在Verdi系統(tǒng)中提供了定制SystemVerilog文件，可清楚地記錄所有UVM組件之間的完整交易級(jí)數(shù)據(jù)到Verdi 的FSDB ( Fast Signal Database)。交易級(jí)數(shù)據(jù)可運(yùn)用于既有的Verdi波形工具中，或全新推出的序列圖表(Sequence Diagram)中。這種自動(dòng)化機(jī)制免除了手工記錄的麻煩，不必也不必改寫(xiě)testbench將交易輸出為文字信息。

嶄新的UVM testbench偵錯(cuò)功能運(yùn)用Verdi環(huán)境的多功能交易級(jí)偵錯(cuò)環(huán)境，讓工程師能夠在仿真后快速地進(jìn)行testbench與設(shè)計(jì)的偵錯(cuò)工作。主要功能包括電子表格式的表格檢視可以進(jìn)行信息的排序與過(guò)濾，方便易用的類(lèi)別瀏覽器(Class Browser)可以瀏覽Testbench結(jié)構(gòu)，還有自動(dòng)化來(lái)源碼追蹤功能可以找出testbench問(wèn)題的源頭。隨著UVM的使用不斷地演進(jìn)并獲得廣大業(yè)界的采用，SpringSoft將計(jì)劃在Verdi加入更先進(jìn)的動(dòng)態(tài)數(shù)據(jù)記錄功能，并建立更多偵錯(cuò)自動(dòng)化功能。