3D Ics（三維集成電路）在不同的應(yīng)用上面表現(xiàn)出不同的優(yōu)勢(shì)。得益于其較短和較低的電容互聯(lián)線(xiàn)，它可以在增強(qiáng)性能的同時(shí)降低其功率。例如我們將它應(yīng)用到邏輯電路的棧儲(chǔ)存上，就可以得出相對(duì)應(yīng)的效果。這種電路可以給類(lèi)似手機(jī)的移動(dòng)應(yīng)用提供一個(gè)較小的整體封裝。當(dāng)更多的小管芯被裝配來(lái)替代SOC之后，采用這種電路還能提高產(chǎn)量。當(dāng)電路的單獨(dú)處理的性能和集成度沒(méi)被強(qiáng)制執(zhí)行，三維集成電路就也會(huì)允許模擬和數(shù)字IP去達(dá)到這個(gè)目標(biāo)。出于對(duì)其應(yīng)用目標(biāo)的考慮，人們對(duì)其比較成本和可靠性的討論莫衷一是。但在這個(gè)領(lǐng)域的發(fā)展過(guò)程中，還會(huì)有更大預(yù)期的提高。

在接下來(lái)的兩三年，廠商將主要集中在利用硅互邊導(dǎo)電物（Sis）的2.5D方法，這使基于目前方案的內(nèi)存、傳感器和混合信號(hào)設(shè)計(jì)的封裝更緊湊、帶寬更廣和集成度更高。SIs有著簡(jiǎn)單和方便的熱管理等優(yōu)點(diǎn)。其需要的工具則有所增加：檢驗(yàn)工具已經(jīng)延伸到處理新設(shè)計(jì)規(guī)格、管芯內(nèi)的排列。測(cè)試工具有新的性能，就是在堆棧和封包之后，利用設(shè)備去測(cè)試沒(méi)有物理訪(fǎng)問(wèn)權(quán)限的芯片。現(xiàn)在已經(jīng)研發(fā)出新的抽取模型去提供更精確的TSV建模，布線(xiàn)工具也有著一些額外的封裝底層協(xié)議、布局和輸出性能。

當(dāng)我們開(kāi)始討論全3D這種利用TSV（硅穿孔）去將兩個(gè)或多個(gè)不同的，并也已經(jīng)過(guò)處理的帶有有源電路區(qū)的管芯連接起來(lái)的方法的時(shí)候。我們希望第一個(gè)應(yīng)用會(huì)是在邏輯電路上的內(nèi)存和傳感器，尤其是邏輯電路上的內(nèi)存。廣泛的I/O標(biāo)準(zhǔn)和通過(guò)TSV的驅(qū)動(dòng)在電源管理方面有著非常吸引人的特性?；谠O(shè)計(jì)的硅穿孔的工具的發(fā)展延伸也有很大的影響力，與內(nèi)存BIST一起承擔(dān)起對(duì)堆棧存儲(chǔ)器的驗(yàn)證和修復(fù)這個(gè)重要作用。

盡管這經(jīng)常被稱(chēng)為大規(guī)模的轉(zhuǎn)變，但我們希望在中期那些同類(lèi)型邏輯分區(qū)跨過(guò)多樣芯片的應(yīng)用不多。例外的情況是對(duì)那些垂直傳送的信號(hào)會(huì)產(chǎn)生一個(gè)架構(gòu)上的優(yōu)勢(shì)。其中一個(gè)得益在GPU。現(xiàn)實(shí)是這些架構(gòu)將會(huì)驅(qū)動(dòng)分配，也會(huì)允許利用當(dāng)前小幅度增強(qiáng)的布局技術(shù)執(zhí)行物理實(shí)現(xiàn)。

從長(zhǎng)遠(yuǎn)看來(lái)，同類(lèi)型邏輯管芯3D堆棧的充分利用，或許是為了應(yīng)對(duì)晶體管擴(kuò)展這個(gè)最終目標(biāo)，這需要對(duì)設(shè)計(jì)流程進(jìn)行廣泛的轉(zhuǎn)變。這包括了設(shè)計(jì)和仿真技術(shù)，這使TSV能夠工作在有效電路區(qū)域，邏輯和物理設(shè)計(jì)工具集成在一起去達(dá)到管芯許可系統(tǒng)級(jí)別的最優(yōu)化，同時(shí)這也會(huì)改進(jìn)熱量和功率輸送、動(dòng)力輸送、封裝設(shè)計(jì)和建模工具。