現(xiàn)如今，晶圓代工行業(yè)可分為兩檔，臺(tái)積電一檔，其他公司一檔。在臺(tái)積電積極發(fā)展采用EUV 技術(shù)的第2代7納米制程后，傳聞5納米制程將于2019年4月試產(chǎn)。臺(tái)積電憑借技術(shù)與龐大資本支出所鑄成的“氮?dú)饧铀傧到y(tǒng)”，讓其競(jìng)爭(zhēng)對(duì)手望塵莫及。

第一代7nm讓臺(tái)積電正式領(lǐng)跑

今年上半年，純代工領(lǐng)域的訂單量上，臺(tái)積電占了全球56%。隨著AMD、蘋(píng)果A13的青睞，臺(tái)積電有望將優(yōu)勢(shì)擴(kuò)大到60%。而對(duì)手三星、GF、聯(lián)電、中芯國(guó)際都不到10%。臺(tái)積電2018年的收入也大幅攀升，遠(yuǎn)超去年的1萬(wàn)億新臺(tái)幣。

臺(tái)積電最早是從2微米、3微米開(kāi)始做，如今在10nm之后，最新7nm工藝也已量產(chǎn)出貨，蘋(píng)果新推出的A12仿生處理器就是由臺(tái)積電獨(dú)家代工制造。與之前的10nm FinFET制程相比，7nm FinFET實(shí)現(xiàn)1.6倍的邏輯密度，20%的速度提升，以及40%的功耗減少。在7nm技術(shù)路線的選擇上，臺(tái)積電務(wù)實(shí)地在第一代放棄EUV(極紫外光刻)，同時(shí)上馬整合扇出封裝技術(shù)提升可靠度，最終使得自己的進(jìn)度事實(shí)超越三星，從而贏下包括華為、AMD、蘋(píng)果等一眾關(guān)鍵客戶。

EUV加持，第二代7nm又甩開(kāi)老對(duì)手三星一個(gè)山頭

半導(dǎo)體先進(jìn)制程進(jìn)到10納米之下，微縮技術(shù)更加復(fù)雜，牽扯設(shè)計(jì)已經(jīng)不止電路線設(shè)計(jì)，還有光刻、晶體管架構(gòu)與材料等等，也讓EUV極紫外光光刻成為關(guān)鍵技術(shù)。過(guò)去半導(dǎo)體生產(chǎn)使用波長(zhǎng)193納米的深紫外(DUV)曝光，但制程發(fā)展到 130 納米時(shí)便有行業(yè)人士提出，需用極紫外(EUV)光刻。

EUV成為7納米的關(guān)鍵技術(shù)，也是臺(tái)積電、三星兩大廠商技術(shù)競(jìng)逐的節(jié)點(diǎn)。材料供應(yīng)商分析指出，導(dǎo)入EUV制程可以減少30個(gè)掩膜，至少能省下一個(gè)月的制程時(shí)間，進(jìn)一步探討EUV的技術(shù)脈絡(luò)，為了要制造出EUV的波長(zhǎng)電漿，必須將錫融化之后，用每秒約5萬(wàn)顆頻率滴在真空腔體中，然后用激光以每秒10萬(wàn)次發(fā)射頻率將液態(tài)錫蒸發(fā)成電漿，以產(chǎn)生EUV所需要的波長(zhǎng)，因此激光所需要的功率以及轟擊錫珠精準(zhǔn)度，就成為EUV制程技術(shù)的“bottleneck”。

在第二代7nm工藝(CLNFF+/N7+)，臺(tái)積電將首次應(yīng)用EUV，不過(guò)僅限四個(gè)非關(guān)鍵層，以降低風(fēng)險(xiǎn)、加速投產(chǎn)，也借此熟練掌握ASML的新式光刻機(jī)Twinscan NXE。相較于第一代7nm DUV，第二代7nm EUV具體改進(jìn)程度公布得并不多，臺(tái)積電只說(shuō)能將晶體管密度提升20%，同等頻率下功耗可降低6-12%。

面對(duì)咄咄逼人的臺(tái)積電，三星也在全力以赴，正在開(kāi)發(fā)自己的InFO封裝技術(shù)，并宣稱(chēng)將在下半年量產(chǎn)7nm EUV。不過(guò)，在良品率和質(zhì)量上，三星7nm EUV工藝仍存在風(fēng)險(xiǎn)。如今，臺(tái)積電在7nm EUV工藝上成功完成流片，證明了新工藝新技術(shù)的可靠和成熟，為后續(xù)量產(chǎn)打下了堅(jiān)實(shí)基礎(chǔ)，同時(shí)也進(jìn)一步拉開(kāi)了與競(jìng)爭(zhēng)對(duì)手三星之間的差距。

全程EUV!5nm將于明年四月風(fēng)險(xiǎn)試產(chǎn)

根據(jù)《EETimes》報(bào)導(dǎo)指出，就在臺(tái)積電積極發(fā)展的第2代采用EUV技術(shù)的7納米制程開(kāi)始進(jìn)行投片同時(shí)，更新一代全程采用EUV 技術(shù)的5 納米制程也將于2019 年的第2季進(jìn)行風(fēng)險(xiǎn)試產(chǎn)。而且，臺(tái)積電也已經(jīng)與包括Cadence在內(nèi)的4 家合作伙伴達(dá)成協(xié)議，共同支持后段芯片設(shè)計(jì)的線上服務(wù)工作，以借由云端的服務(wù)的機(jī)制，縮短芯片設(shè)計(jì)時(shí)間，并且進(jìn)一步擴(kuò)大芯片設(shè)計(jì)工具的范圍。

報(bào)導(dǎo)指出，相較于第二代使用EUV技術(shù)的7納米制程可以處理4片掩膜來(lái)說(shuō)，臺(tái)積電的5納米制程將可一次處理14片掩膜，降低生產(chǎn)掩膜的成本。另外，臺(tái)積電還以Arm A72核心進(jìn)行生產(chǎn)測(cè)試，5納米制程所生產(chǎn)的芯片，將達(dá)到14.7%~17.7%的速度提升，以及減少1.8% ~1.86%的芯片面積。號(hào)稱(chēng)可比初代7nm工藝晶體管密度提升80%，從而將芯片面積縮小45%，還可以同功耗頻率提升15%，同頻功耗降低20%。

臺(tái)積電指出，雖然制程技術(shù)節(jié)點(diǎn)的提升，能為芯片中增加更多的晶體管，但是卻也帶來(lái)生產(chǎn)成本的大幅提升。其中，5納米制程中包括人工與知識(shí)產(chǎn)權(quán)的授權(quán)費(fèi)用，其加起來(lái)的總合成本將高達(dá)2到2.5億美元，比7納米制程的1.5億美元大幅成長(zhǎng)，而這也會(huì)是未來(lái)發(fā)展半導(dǎo)體制程，門(mén)檻越來(lái)越高的原因。

在聯(lián)電與格芯相繼擱置7納米及其以下先進(jìn)制程的研發(fā)之后，目前在先進(jìn)制程研發(fā)的路上僅剩下臺(tái)積電、三星、英特爾等少數(shù)公司。只是，英特爾在10 納米制程節(jié)點(diǎn)上遭遇瓶頸，預(yù)計(jì)要到2019年底才會(huì)推出的情況下，在先進(jìn)制程的這條路上，也只有三星能看見(jiàn)臺(tái)積電的尾燈了。

至此，臺(tái)積電在晶圓代工行業(yè)的老大哥地位坐實(shí)，而唯一有競(jìng)爭(zhēng)力的三星想要超車(chē)也難乎其難。