Synopsys公司 與中國上海華虹NEC電子有限公司今天正式宣布，雙方針對華虹NEC 0.25微米芯片生產線，為共同的用戶一起開發(fā)并推出了新一代的參考設計流程，這一經驗證的流程基于Synopsys Galaxy設計平臺和華虹NEC 的I/O和0.25微米標準單元庫。設計者可以從華虹NEC得到設計流程，而且馬上就能夠開始使用Synopsys基于頂級設計工具并經過驗證的方法，從而幫助他們解決復雜片上系統(tǒng)（SoC）設計中時序收斂方面的挑戰(zhàn)，縮短設計周期，更快地達到量產。

    隨著中國IC產業(yè)的快速發(fā)展，IC設計廠商需要它們的Foundry廠商能夠達到高產能并擁有設計流程的靈活性。為滿足這些需求，華虹NEC決定與Synopsys提供專業(yè)化服務的業(yè)務部門攜手，開發(fā)新的參考設計流程，使雙方共同的客戶能夠從中獲益。
 
    這個已完成的RTL到GDSII的流程按照SoC設計的典型步驟，提供了分為三個階段的系統(tǒng)性方法。在第一階段——設計綜合階段，使用Design Compiler 和DFT Compiler生成設計的門級網表；在第二階段——設計實現階段，使用Astro 和Physical Compiler進行布局和布線；在第三階段——設計優(yōu)化和認可階段，在Star-RCXT的支持下，使用PrimeTime 進行了考慮精確寄生效應的時序分析，并使用設計優(yōu)化和芯片修整工具Astro實現時序收斂。最后，在華虹NEC進行生產之前，使用物理驗證工具Hercules對整個設計的GDSII文件進行驗證和認可。

    Galaxy設計平臺是開放的、集成化的設計實現平臺，擁有諸多頂級水平的工具和知識產權，能夠完成先進的半導體設計。通過與Synopsys業(yè)界領先的半導體實現工具和開放的Milkyway數據庫相銜接，Galaxy設計平臺將一致的時序、信號完整性分析 (SI) 、公共的庫、延遲計算、設計約束、 可測性和物理驗證等從RTL直到流片過程的諸多部分結為一體。

    用戶目前可以從華虹NEC的客戶負責人員那里獲得這一參考流程。該參考流程提供從RTL 到GDSII的完整解決方案，包括Synopsys的Design Compiler、DFT Compiler、Astro、Physical Compiler、PrimeTime、Star-RCXT和Hercules.