在歷史上，半導體產業(yè)的成長仰賴制程節(jié)點每一次微縮所帶來的晶體管成本下降；但下一代芯片恐怕不會再伴隨著成本下降，這將會是半導體產業(yè)近20~30年來面臨的最嚴重挑戰(zhàn)。

具體來說，新一代的20納米塊狀高介電金屬柵極(bulk high-K metal gate，HKMG) CMOS制程，與16/14納米FinFET將催生更小的晶體管，不過每個邏輯閘的成本也將高出目前的28納米塊狀HKMG CMOS制程。此成本問題部分源自于在新制程節(jié)點，難以維持高參數(shù)良率(parametric yields)以及低缺陷密度(defect density)。

20納米節(jié)點在達到低漏電方面有困難，是因為在摻雜均勻度(doping uniformity)、線邊緣粗糙度(line edge roughness)以及其他物理性參數(shù)的控制上遭遇挑戰(zhàn)，那些參數(shù)對制程中的細微變化都十分敏感。此外20納米節(jié)點對雙重圖形(double patterning)的需求，也帶來了比28納米更高的每片晶圓成本。

16/14納米 FinFET制程節(jié)點與20納米節(jié)點采用相同的導線結構，因此芯片面積只比20納米節(jié)點小了8~10%；該制程節(jié)點也面臨與應力控制、迭對(overlay)，以及其他與3D結構的階梯覆蓋率(step coverage)、制程均勻度相關的因素。

半導體各個制程節(jié)點的每閘成本估計

成本問題將會永久存在，因為隨著28納米塊狀CMOS制程日益成熟，晶圓折舊成本(depreciation cost)將比產量爬升與初始高量產階段下滑60~70%，因此28納米塊狀HKMG CMOS制程的每閘成本將會比FinFET低得多，甚至到2017年第四季也是一樣。而20納米HKMG制程也將在2018或2019年折舊成本下滑時，面臨類似的發(fā)展趨勢。

塊狀CMOS制程與FinFET制程的每閘成本估計

數(shù)據顯示，F(xiàn)inFET制程能應用在高性能或是超高密度設計，但用在主流半導體組件上卻不符合成本效益；因此半導體產業(yè)界面臨的問題是，晶圓代工業(yè)者所推動的技術與客戶的需求之間并不協(xié)調。這種情況沒有結束的跡象，當半導體制程微縮到10納米與7納米節(jié)點，將會承受產業(yè)界還未充分準備好應對的額外晶圓制程挑戰(zhàn)。

要降低半導體未來制程節(jié)點的晶體管與邏輯閘成本，產業(yè)界有四條主要的解決之道：

1. 采用新組件結構

選項之一是全空乏絕緣上覆硅(fully depleted silicon-on-insulator，F(xiàn)D SOI)，能帶來比塊狀CMOS與FinFET制程低的每閘成本以及漏電。

2. 采用18英寸晶圓

18英寸(450mm)晶圓面臨的主要挑戰(zhàn)，是該選擇在哪個制程節(jié)點進行轉換；一個可能的情況是10納米與7納米節(jié)點。不過，18英寸晶圓與超紫外光微影不太適合在同一個制程節(jié)點啟用，這讓問題變得復雜化。

一座18英寸晶圓廠要在7納米節(jié)點達到每月4萬片晶圓的產量，成本將高達120億到140億美元，而且必須要在短時間之內迅速達到高產量，否則折舊成本將帶來大幅的虧損。這樣的一座晶圓廠會需要生產能迅速達到高產量的芯片產品。要克服這些挑戰(zhàn)需要付出很多努力，但全球只有很小一部分半導體業(yè)者有能力做到；估計18英寸晶圓將在2020年開始量產。

3. 強化實體設計與可制造性設計技術

復雜的16/14納米FinFET設計成本可能高達4億美元以上，而要改善參數(shù)良率可能還要付出1億或2億美元；這意味著只有非常少數(shù)的應用能負擔得起，因為產品營收必須要是設計成本的十倍。此外，那些設計需要在12個月之內完成，才能支持如智能手機等市場周期變化快速的終端應用。

4. 利用嵌入式多核心處理器上的軟件編程能力

可編程架構預期將會被擴大采用，但嵌入式FPGA核心的耗電量與成本都很高，軟件客制化則需要相對較程的時間，才能針對復雜的任務進行開發(fā)與除錯。軟件開發(fā)工具需要強化，但進展速度緩慢。

針對FinFET的高成本挑戰(zhàn)，不知道你的看法如何？是否有其他的替代選項？歡迎討論；未來筆者也將更進一步探討FD SOI技術，敬請期待！