摘要：  Cadence設(shè)計(jì)系統(tǒng)公司(Cadence Design Systems， Inc.)(納斯達(dá)克代碼：CDNS)今日宣布與TSMC簽訂了一項(xiàng)長(zhǎng)期合作協(xié)議，共同開(kāi)發(fā)16納米FinFET技術(shù)，以其適用于移動(dòng)、網(wǎng)絡(luò)、服務(wù)器和FPGA等諸多應(yīng)用領(lǐng)域。

關(guān)鍵字：  服務(wù)器，芯片，設(shè)計(jì)架構(gòu)

Cadence設(shè)計(jì)系統(tǒng)公司(Cadence Design Systems， Inc.)(納斯達(dá)克代碼：CDNS)今日宣布與TSMC簽訂了一項(xiàng)長(zhǎng)期合作協(xié)議，共同開(kāi)發(fā)16納米FinFET技術(shù)，以其適用于移動(dòng)、網(wǎng)絡(luò)、服務(wù)器和FPGA等諸多應(yīng)用領(lǐng)域。此次合作非常深入，開(kāi)始于工藝制造的早期階段，貫穿于設(shè)計(jì)分析至設(shè)計(jì)簽收，全面有效解決FinFETs設(shè)計(jì)存在的問(wèn)題，從而交付能實(shí)現(xiàn)超低功耗、超高性能芯片的設(shè)計(jì)方案。

在16納米及以下工藝技術(shù)下設(shè)計(jì)開(kāi)發(fā)系統(tǒng)級(jí)芯片設(shè)計(jì)(SoC)，只有FinFET 技術(shù)才具備功率、性能和面積上(PPA)的獨(dú)特優(yōu)勢(shì)。與平面FET不同，F(xiàn)inFET采用從襯底上生長(zhǎng)出垂直的鰭狀結(jié)構(gòu)，并在其周圍形成環(huán)繞柵極，從而提高晶體管速度同時(shí)能有效控制漏電。此次，Cadence與TSMC擴(kuò)大合作范圍，為芯片設(shè)計(jì)師提供卓越的設(shè)計(jì)架構(gòu)以及準(zhǔn)確的電氣特性和寄生模型，以促進(jìn)先進(jìn)FinFET技術(shù)在移動(dòng)及各應(yīng)有領(lǐng)域的廣泛應(yīng)用。

“在從分析到簽收的過(guò)程中，F(xiàn)inFET器件的精確度要求更高，這就是TSMC與Cadence合作完成此項(xiàng)目的原因，”TSMC設(shè)計(jì)架構(gòu)營(yíng)銷部高級(jí)主管Suk Lee說(shuō)道。“通過(guò)此次合作，設(shè)計(jì)師將能夠更加放心地使用這項(xiàng)新的工藝技術(shù)，從而讓我們的共同客戶實(shí)現(xiàn)功率、性能和市場(chǎng)投放時(shí)間方面的目標(biāo)。”

“若要開(kāi)發(fā)適用于這種復(fù)雜、新穎工藝的設(shè)計(jì)架構(gòu)，代工廠(Foundries)必須與EDA技術(shù)創(chuàng)新者緊密合作，”Cadence芯片實(shí)現(xiàn)產(chǎn)品集團(tuán)(Silicon Realization Group)高級(jí)副總裁徐季平說(shuō)道?！巴ㄟ^(guò)與FinFET技術(shù)領(lǐng)導(dǎo)者TSMC合作，Cadence將利用獨(dú)一無(wú)二的技術(shù)創(chuàng)新和專業(yè)知識(shí)，為設(shè)計(jì)師們提供卓越的 FinFET設(shè)計(jì)能力，將高性能、低功耗產(chǎn)品投放于市場(chǎng)。”