21ic訊 SuVolta日前在2011年IEDM會(huì)議上發(fā)布其Deeply Depleted Channel™ (DDC - 深度耗盡通道)的技術(shù)細(xì)節(jié)。SuVolta的DDC技術(shù)是該公司的PowerShrink™低功耗CMOS平臺(tái)的組成部分。該低功耗技術(shù)已向業(yè)界證明可以在不影響速度的前提下降低功耗百分之五十。配合先進(jìn)的電壓降低手段，DDC技術(shù)甚至可以降低功耗達(dá)百分之八十或更多。
SuVolta總裁兼首席執(zhí)行官Bruce McWilliams博士稱：“SuVolta的技術(shù)已經(jīng)由實(shí)際芯片驗(yàn)證，在半導(dǎo)體工業(yè)界引起強(qiáng)烈反響?，F(xiàn)在我們披露DDC晶體管技術(shù)細(xì)節(jié)，以便業(yè)界專家可以了解SuVolta的技術(shù)如何降低功耗，允許低電壓運(yùn)作，以及實(shí)現(xiàn)工藝微縮至20納米以下。”

SuVolta Deeply Depleted Channel (DDC)晶體管技術(shù)
SuVolta的DDC晶體管降低閾值電壓波動(dòng)，以實(shí)現(xiàn)持續(xù)的CMOS微縮。該結(jié)構(gòu)在門極加偏壓時(shí)形成深度耗盡通道。在典型應(yīng)用中，DDC通道包括幾個(gè)部分：未摻雜或輕度摻雜區(qū)，VT設(shè)定區(qū)以及屏蔽區(qū)。不同應(yīng)用中SuVolta的DDC晶體管會(huì)取決于芯片加工廠或特定芯片設(shè)計(jì)要求而略有不同。
 

未摻雜或輕度摻雜區(qū)去除通道中的雜質(zhì)以形成深度耗盡通道。這將減小隨機(jī)雜質(zhì)波動(dòng)（RDF）從而實(shí)現(xiàn)降低VDD，并提高載流子遷移率以增加有效電流。

VT設(shè)定區(qū)設(shè)定晶體管閾值電壓而不影響載流子遷移率。該區(qū)也將改善傳統(tǒng)晶體管的VT分布。

屏蔽區(qū)起屏蔽電荷并設(shè)定耗盡層深度的作用，并且其基體效應(yīng)使得在需要的時(shí)候通過偏壓動(dòng)態(tài)調(diào)節(jié)VT成為可能。

DDC晶體管通過降低工作電壓來實(shí)現(xiàn)低功耗運(yùn)行。通過控制VT波動(dòng)，使用SuVolta DDC技術(shù)設(shè)計(jì)的芯片將獲益良多，包括：
• 工作電壓降低百分之三十而不影響效能;
• 大幅降低漏電流；
• 減少設(shè)計(jì)“保護(hù)頻帶”；
• 提升良率。

此外，DDC晶體管允許設(shè)定多重VT，這對(duì)當(dāng)今低功耗產(chǎn)品至關(guān)重要。除了顯著降低VT波動(dòng)所帶來的優(yōu)勢(shì)，DDC晶體管還具備其他優(yōu)點(diǎn)，可以在高速運(yùn)作中進(jìn)一步降低功耗。這些優(yōu)點(diǎn)包括：

• 提高通道載流子遷移率從而增加驅(qū)動(dòng)電流;
• 減小漏極引發(fā)勢(shì)能降低（DIBL）;
• 提高基體效應(yīng)系數(shù)以實(shí)現(xiàn)更佳VT控制。

SuVolta公司首席技術(shù)長(zhǎng)Scott Thompson博士指出：“有些時(shí)候單純減小芯片尺寸并沒有太大意義。光刻成本的增加導(dǎo)致每只晶體管成本飽和，正在終結(jié)摩爾定律。我相信目前的28nm和20nm將會(huì)是長(zhǎng)期的技術(shù)結(jié)點(diǎn)。除了微處理器，移動(dòng)市場(chǎng)的大多數(shù)芯片都更看重成本控制和低功耗。SuVolta的DDC結(jié)構(gòu)獨(dú)特之處在于它是唯一的可與現(xiàn)有CMOS工藝集成以及制造設(shè)備完全兼容的晶體管方案，使得半導(dǎo)體公司可以保持他們已有的電路知識(shí)產(chǎn)權(quán)。”

Kleiner Perkins Caufield & Byers合伙人Bill Joy表示：“工業(yè)界如果想持續(xù)發(fā)展移動(dòng)電子產(chǎn)品，必須提升核心技術(shù)。SuVolta發(fā)明了基于平面基體CMOS工藝的突破性技術(shù)，用于解決半導(dǎo)體工業(yè)界最大的挑戰(zhàn) – 功耗”