Actel公司宣布推出Actel Libero™ 集成設計環(huán)境 (IDE) 的最新版本7.2，具備嶄新功能，可提升基於Actel現(xiàn)場可編程門陣列 (FPGA) 設計的靈活性、效率和性能。Libero IDE 7.2 具有強化的SmartGen、SmartTime和SmartPower 工具，提供全新的知識產(chǎn)權 (IP) 核生成功能，以支持Actel 的 Fusion™  可編程系統(tǒng)芯片 (PSC) 產(chǎn)品。Libero IDE 7.2還同時為Actel Fusion、ProASIC3和 RTAX-S系列產(chǎn)品的設計人員，提供增強的時序和功率分析功能。

    Actel應用解決方案高級市務總監(jiān)莊正一說：“隨著越來越多的系統(tǒng)工程師轉向FPGA，Libero IDE 7.2能讓這些設計人員全面發(fā)揮 Fusion 平臺的功能，而不論是否使用系統(tǒng)級芯片 (SoC)、混合信號、分立或模擬設計環(huán)境。Actel的承諾是要為客戶提供能提升設計人員效率和FPGA器件性能的工具，新推出的IDE具備嶄新的SmartGen、SmartTime 和SmartPower功能，可以滿足設計人員的設計需求之余，并同時降低成本和提高整個系統(tǒng)的可靠性?！?

    針對眾多常用的IP功能，SmartGen工具會為用戶帶來設計自動化特性，讓設計人員為以Fusion 為基礎的設計導入現(xiàn)有的IP核及創(chuàng)制新的IP核。新功能包括采樣序列生成器、采樣序列生成器配置電路和圖形化鎖相環(huán) (PLL) 配置器。此外，監(jiān)控模塊變化和相互關聯(lián)的狀態(tài)管理功能現(xiàn)可將所獲得的信息直接傳遞給Libero，讓設計人員只需點擊一下鼠標便可更新所有相關的模塊?，F(xiàn)在，SmartGen更支持直接更新用以配置模擬系統(tǒng)構件的非揮發(fā)性內存，因此能減少或消除冗長的綜合迭代過程。

    Actel 的 SmartTime 時序分析工具提供基于業(yè)界標準的靜態(tài)時序分析功能，包括 Synopsys 公司的設計約束 SDC，以及新的圖形化約束界面，因此使到 ASIC 向混合信號 FPGA 的過渡更加容易。另一項新增功能是時鐘源滯后分析，容許對具抖動的時鐘定義約束條件，協(xié)助設計人員分析 FPGA 在其操作環(huán)境中的時序。SmartTime 也能對內部和外部生成的時鐘進行異步信號的恢復和移除時序的正確性檢查。

    Actel SmartPower功耗分析工具的增強功能讓用戶可進行詳細的功耗分析，因而有助于節(jié)省功耗、降低成本和提高設計的可靠性。SmartPower現(xiàn)在能分別生成網(wǎng)絡、系統(tǒng)門、I/O、RAM、FIFO以及時鐘電路的功耗信息，又或根據(jù)部件類型逐個模塊生成功耗信息。該工具可因應所有已定義的電壓進行電力分配檢查和功耗比較。此外，SmartPower還可根據(jù)啟動率估計每個負載的定時和輸出功率，使設計人員能更精確地計算出系統(tǒng)功耗。

    Actel Libero IDE 7.2 Platinum (白金) 版本可運行于Windows和Unix平臺；升級的 Libero Gold (金) 版本則用于Windows平臺。所有版本均提供一年期可更新的使用權證。