1 引言

在實際運行中如果變頻器的主控制器死機或者復(fù)位將引起變頻器停止輸出，使負(fù)荷電動機停機，這將給電廠造成巨大的損失。針對目前使用最廣泛的級聯(lián)多電平變頻器，本文采用基于fpga的變頻器慣性輸出技術(shù)，即fpga在檢測到主控制器異常時，根據(jù)記憶值維持變頻器的輸出直至控制器恢復(fù)正常，將大大提高變頻器的穩(wěn)定可靠性。
 

　　2 級聯(lián)多電平變頻器工作原理

　　級聯(lián)多電平變頻器又稱單元串聯(lián)多電平變頻器或完美無諧波變頻器，通過串聯(lián)若干低壓功率單元的方式來實現(xiàn)高壓輸出，電壓電流的諧波含量低，對電網(wǎng)諧波污染較小，輸入功率因數(shù)較高，并且不必采用輸入諧波濾波器和功率因數(shù)變換器，在實際中應(yīng)用較為廣泛[1]。以6kv變頻器為例，每相由6個額定電壓為577v的功率單元串聯(lián)，三相共有18個功率單元，分別由輸入隔離變壓器的18個二次繞組供電，18個二次繞組分3組，每組之間存在20°相位差，形成相當(dāng)于18脈沖整流。使得電壓總畸變率只有3%，電流總畸變率小于4%。其結(jié)構(gòu)圖如圖1所示。

　　圖1 級聯(lián)式6kv變頻器結(jié)構(gòu)圖

　　功率單元的結(jié)構(gòu)如圖2所示，三相交流電整流后經(jīng)濾波電容濾波形成直流母線電壓，逆變器由4個耐壓為1700v的igbt模塊組成h橋式單相逆變電路，通過pwm控制，在輸出端得到變壓變頻的交流輸出，輸出電壓為單相交流0～577v，頻率為0～50hz。旁路功能是一種當(dāng)設(shè)備出現(xiàn)故障后斷開故障點而使設(shè)備繼續(xù)正常運行功能。當(dāng)需要旁路時，通過晶閘管v導(dǎo)通，旁路該功率單元輸出，平常正常工作時，晶閘管v處于關(guān)斷狀態(tài)。

　　圖2 級聯(lián)式變頻器功率單元結(jié)構(gòu)圖

　　3 基于fpga的相位移載波spwm調(diào)制方法

　　相位移載波技術(shù)的基本原理是使用幾個1.2khz三角載波信號和一個正弦參考信號(每相) 比較，產(chǎn)生spwm信號。將三角載波進行合適的移相，可以消除特定次數(shù)的諧波。以a相為例，正弦調(diào)制波和三角載波如圖3所示。六級功率單元使用的正弦調(diào)制波的幅值和相位相同，而每級功率單元的三角載波形狀相同相位不同，各載波間相角依次移動2π/6即60°，這樣就可以有效抑制輸出電壓和電流變化率。h橋單元左右橋臂的調(diào)制波相位相反，有助于提高整個系統(tǒng)的等效載波比。試驗已證明n級單元串聯(lián)時的等效載波頻率為三角載波的頻率的2n倍，并且在該種方式控制下的直流電壓利用率高。

　　圖3 相位移載波調(diào)制原理圖 [!--empirenews.page--]

　　目前所使用的變頻器一般將上述比較過程放在cpu中完成，當(dāng)cpu遇到干擾復(fù)位或程序出錯的時候，變頻器將停止輸出。由fpga來完成三角波和正弦波的比較過程將很好的解決這個問題，利用cpu的強大計算能力實時計算參與比較的正弦波，利用fpga高速度的時鐘精確產(chǎn)生移相三角波，然后在fpga中進行比較輸出。fpga脈沖發(fā)生器及慣性輸出原理#e#4 fpga脈沖發(fā)生器及慣性輸出原理

　由fpga實現(xiàn)相位移載波spwm調(diào)制的結(jié)構(gòu)框圖如圖4所示。fpga與cpu的接口由數(shù)據(jù)總線、地址總線和控制總線實現(xiàn)，cpu上電后首先對fpga的控制寄存器進行初始化，設(shè)置spwm的輸出周期，各路三角波的初始相位和幅值。地址發(fā)生器根據(jù)周期寄存器的值產(chǎn)生ram讀取地址，輸出數(shù)據(jù)進入緩存。在每個三角波的谷值處給cpu一個中斷，通知cpu更新數(shù)據(jù)，在每個三角波的峰值處從ram中讀取數(shù)據(jù)進入緩存。cpu每次更新數(shù)據(jù)的同時也更新地址寄存器，指明當(dāng)前輸出數(shù)據(jù)的地址長度，此地址長度決定了變頻器輸出的頻率。多路比較器實時將緩存數(shù)據(jù)與對應(yīng)三角波進行比較產(chǎn)生spwm波形，光纖信號組合器將每一個功率單元所需信號即左臂信號、右臂信號、閉鎖信號、旁路信號組合編碼成一路串行信號送入光接口。

　　圖4 fpga實現(xiàn)變頻器慣性輸出結(jié)構(gòu)圖

　　在fpga內(nèi)部實現(xiàn)了一個看門狗(控制器狀態(tài)檢測器)對cpu進行監(jiān)視，cpu在正常工作時，在每ms之內(nèi)必須給fpga一個喂狗信號，當(dāng)檢測器在2ms沒有檢測到此信號變化則給地址發(fā)生器一個信號，地址發(fā)生器則根據(jù)當(dāng)前的地址寄存器產(chǎn)生地址從雙口ram中讀取數(shù)據(jù)，從而實現(xiàn)cpu死機時變頻器輸出的相位和頻率能夠繼續(xù)，即具有慣性輸出功能。fpga實現(xiàn)慣性輸出時，狀態(tài)寄存器保存當(dāng)前輸出頻率值和故障標(biāo)志，以供cpu復(fù)位之后讀取。

　　5 verilog設(shè)計與仿真

　　根據(jù)圖4的結(jié)構(gòu)框圖應(yīng)用verilog語言進行設(shè)計，選用lattice的xp3系列fpga進行設(shè)計，與傳統(tǒng)的基于sram的fpga不同，latticexp3器件不需要外接引導(dǎo)存儲器，因此能提供單芯片的解決方案，從而減少了電路板面積，并簡化了系統(tǒng)制造過程。以控制狀態(tài)檢測器為例，當(dāng)fpga在一段時間內(nèi)檢測到cpu的喂狗信號沒有改變時，給出cpu異常信號，改變地址控制器的輸出策略。其仿真圖形如圖5所示。

　　圖5 cpu狀態(tài)檢測器仿真時序圖