為使用更更高的波特率，則需要更更高的外設(shè)時(shí)鐘的頻率。這個(gè)時(shí)候就需要用到鎖相環(huán)(PLL)了。鎖相環(huán)可以對(duì)輸入的時(shí)鐘進(jìn)行分頻、升頻后進(jìn)行輸出。MCK可以使用的鎖相環(huán)為pllA，而PLLA的輸入時(shí)鐘為MAINCK。

本節(jié)將配置MCK頻率為120 MHz，UART波特率為115200 Hz。

一、 PLLA的限制

使用PLLA時(shí)需要考慮到它的限制，不然配置失敗了也不好找原因。

對(duì)輸入輸出時(shí)鐘頻率的限制

PLLA的輸入時(shí)鐘范圍需在3—32 MHz之間(PLLA對(duì)輸入時(shí)鐘可以進(jìn)行預(yù)分頻)，輸出時(shí)鐘需要在80—240 MHz之間。另外，也可以查到，它的最大啟動(dòng)時(shí)間為150 us。

CPU運(yùn)行頻率的限制

由于CPU使用的也為MCK時(shí)鐘，所以將MCK切換至PLLA時(shí)鐘時(shí)，需要考慮到CPU運(yùn)行頻率的限制。重置時(shí)，VDDCORE是自調(diào)節(jié)的，所以芯片可以使用最高為120 MHz的頻率。

二、 將MAINCK切換至晶振

由于PLLA的時(shí)鐘輸入為MAINCK，所以為減少升頻后頻率的誤差，需要較為精確的輸入時(shí)鐘。詳細(xì)的方法已經(jīng)在上一節(jié)介紹。

三、 PLLA的配置

對(duì)PLLA的配置均在PMC的PLLA寄存器(CKGR_PLLAR)中進(jìn)行。需要注意的是，寫(xiě)入CKGR_PLLAR時(shí)需要將其第29位寫(xiě)入1，否則寫(xiě)入不生效。在CMSIS中，相應(yīng)的宏定義為CKGR_PLLAR_ONE。

以下是配置過(guò)程，配置完成后，PLLA將對(duì)MAINCK升頻10倍后輸出。

關(guān)閉PLLA

配置PLLA時(shí)需要關(guān)閉它。雖然重置時(shí)PLLA是不啟用的，但是配置PLLA前需關(guān)閉PLLA是個(gè)好習(xí)慣。通過(guò)將其MULA字段寫(xiě)入0以關(guān)閉PLLA：

/* 先關(guān)閉PLLA */

PMC->CKGR_PLLAR = CKGR_PLLAR_ONE | CKGR_PLLAR_MULA(0);

PLLA啟動(dòng)時(shí)間

需要往PLLCOUNT寫(xiě)入一個(gè)值，以表明PLL啟動(dòng)時(shí)需要經(jīng)過(guò)的慢時(shí)鐘數(shù)。

芯片手冊(cè)上寫(xiě)明的PLLA的最大啟動(dòng)時(shí)間為150 us，所以在慢時(shí)鐘頻率為32 KHz時(shí)，需要經(jīng)過(guò)的慢時(shí)鐘數(shù)為4.8，向上取整則為5。但是在相關(guān)頭文件中，使用的PLLCOUNT的值為0x3F，即63。

在這里，使用的PLLCOUNT的值仍取為5，若往后碰到問(wèn)題，可以嘗試在這個(gè)值設(shè)為0x3F。

const uint32_t pll_start_us = 150;

const uint32_t pll_count = (CHIP_FREQ_SLCK_RC * pll_start_us / 1000000) + 1;

啟用PLLA

PLLA可以對(duì)輸入的時(shí)鐘進(jìn)行預(yù)分頻，然后升頻。在這里不進(jìn)行預(yù)分頻，升頻倍數(shù)為10，即輸出時(shí)鐘為 120 MHz。需要注意的是，實(shí)際升頻倍數(shù)為MULA字段的值加一。設(shè)置完成后需要等待PLLA鎖定(即啟動(dòng)完成)。

const uint32_t mul = 10;

const uint32_t div = 1;

PMC->CKGR_PLLAR = CKGR_PLLAR_ONE

| CKGR_PLLAR_MULA(mul - 1)

| CKGR_PLLAR_DIVA(div)

| CKGR_PLLAR_PLLACOUNT(pll_count);

/* 等待PLLA啟動(dòng)完成 */

while(!(PMC->PMC_SR & PMC_SR_LOCKA))

;

設(shè)置FLASH訪問(wèn)等待周期

由于CPU使用的也是MCK時(shí)鐘，所以在MCK切換至PLLA時(shí)鐘后，CPU也會(huì)在120 MHz這個(gè)高頻率運(yùn)行。但是訪問(wèn)FLASH需要的時(shí)間還是一定的，所以需要讓CPU在訪問(wèn)FLASH時(shí)等待更多的周期。等待的周期與CPU電壓和IO口電壓有關(guān)，可以查閱芯片手冊(cè)。這里，在等待周期設(shè)為6即可正常訪問(wèn)FLASH。而如果不進(jìn)行這個(gè)設(shè)置，芯片就有可能跑飛。

/* 在將MCK切換至PLLACK之前，先設(shè)置好FLASH訪問(wèn)等待周期 */

const uint32_t wait_clock = 6;

EFC->EEFC_FMR = EEFC_FMR_FWS(wait_clock - 1);

將MCK切換至PLLA時(shí)鐘

MCK在選擇時(shí)鐘的同時(shí)，也可以對(duì)選擇的時(shí)鐘進(jìn)行預(yù)分頻。但是，不能同時(shí)改變時(shí)鐘及預(yù)分頻參數(shù)。而且在選擇的時(shí)鐘不同時(shí)，進(jìn)行操作的順序也不同。在切換至PLLACK時(shí)，需要先設(shè)置預(yù)分頻參數(shù)，再在它運(yùn)行穩(wěn)定后進(jìn)行時(shí)鐘選擇;而在切換至MAINCK或SLCK時(shí)，則相反。

/* 將MCK選擇為PLLA */

/* 當(dāng)切換為PLLA時(shí)，需先配置PRES字段，再配置CSS字段 */

PMC->PMC_MCKR = (PMC->PMC_MCKR & ~PMC_MCKR_PRES_Msk)

| PMC_MCKR_PRES_CLK_1;

while (!(PMC->PMC_SR & PMC_SR_MCKRDY))

;

PMC->PMC_MCKR = (PMC->PMC_MCKR & ~PMC_MCKR_CSS_Msk)

| PMC_MCKR_CSS_PLLA_CLK;

while (!(PMC->PMC_SR & PMC_SR_MCKRDY))

;

四、 UART配置

將UART的CD值配置為65，則通信波特率為115200 Hz。