多路選擇器(又稱為數(shù)據(jù)選擇器)

①功能

在選擇變量控制下，從多路輸入數(shù)據(jù)中選中某一路數(shù)據(jù)送至輸出端。對于一個具有2n個輸入和1個輸出的多路選擇器，有n個選擇變量。

②典型芯片

典型中規(guī)模多路選擇器有雙4路數(shù)據(jù)選擇器74153，其引腳排列圖和邏輯符號如圖1(a)、(b)所示。

數(shù)據(jù)選擇器74153芯片含兩個4路數(shù)據(jù)選擇器，每個選擇器接收4路數(shù)據(jù)輸入，產生一個輸出，兩個4路數(shù)據(jù)選擇器共用兩個選擇變量。芯片有16條引線，其中1D0～1D3，2D0～2D3為8條數(shù)據(jù)輸入線，A1和A0為選擇輸入線，1Y、2Y為2條輸出線，1G、2G為使能控制端，另外有1條電源線和1條地線。

4路數(shù)據(jù)選擇器的輸出函數(shù)表達式為

式中，mi為選擇變量構成的最小項。

③應用

多路選擇器除完成對多路數(shù)據(jù)進行選擇的基本功能外，還可用來實現(xiàn)數(shù)據(jù)的并-串轉換、序列信號產生以及實現(xiàn)各種邏輯函數(shù)功能。

例如采用4路選擇器74153實現(xiàn)如下邏輯函數(shù)的功能

解給定函數(shù)為一個3變量函數(shù)，由于4路選擇器具有2個選擇控制變量，所以用來實現(xiàn)3變量函數(shù)功能時，應該首先從函數(shù)的3個變量中任選2個作為選擇控制變量，然后再確定選擇器的數(shù)據(jù)輸入。假定選A、B與選擇控制端A1、A0相連，則可將函數(shù)F的表達式表示成如下形式：

顯然，要使4路選擇器的輸出Y與函數(shù)F相等，只需：。據(jù)此，可畫出邏輯電路如圖2所示。類似地，也可以選擇A、C或B、C作為選擇控制變量，選擇控制變量不同，數(shù)據(jù)輸入也不同。

4選1數(shù)據(jù)選擇器的設計

1、設計背景和設計方案

設計背景：

該設計是以數(shù)字電子技術為基礎，實現(xiàn)數(shù)據(jù)從四位數(shù)據(jù)中按照輸入的信號選中一個數(shù)，來實現(xiàn)所期望的邏輯功能。

設計方案：

用撥碼開關作四位數(shù)據(jù)及兩位控制端的輸入，LED作輸出，通過撥碼開關組成控制輸入端s1和s0不同組合，觀察LED與數(shù)據(jù)輸入端a，b，c，d的關系，驗證四選一數(shù)據(jù)選擇器設計的正確性。使用邏輯門電路與、或、非的組合來表達4選1數(shù)據(jù)選擇器，通過控制輸入的信號來控制輸出的信號值。

其邏輯電路如下圖：

其示意框圖如下：

其中輸入數(shù)據(jù)端口為DO、D1、D2、D3，A、A為控制信號，Y為輸出。

令AA‘=“OO”時，輸出Y=D0;

令AA’=“01”時，輸出Y=D1;

令AA‘=“10”時，輸出Y=D2;

令AA’=“11”時，輸出Y=D3;

真值表如下：

2、方案實施

(1)設計思路

四選一多路選擇器設計時，定義輸入s為標準以內漏記為SIDLOGIC輸出的信號Z的數(shù)據(jù)類型定義為2位標準邏輯矢量位STD_LOGIC_VECTOR(1DOWNTO0)。使用LBRATY語句和USE語句，來打開IEEE庫的程序包STDLOGIC_1164.ALL。當輸入信號時，程序按照輸入的指令來選擇輸出，例如輸入信號為“OO”時，將a的值給z，進而輸出z的值，輸入信號為“11”是，將a的值給z，進而輸出z的值。若輸入信號是已經(jīng)定義的四個信號之外的值時(即當正條件語句不滿足時)，輸出值為x，并將x的值給輸出信號Z。這樣即可實現(xiàn)四選一數(shù)據(jù)選擇的功能。

程序

LIBRARY正EE：

USE

IEEE.STD_LOGIC_1164.ALL：

ENTITYmux41is

PORT(a，b.c.d：NSTD_LOGIC：

INSTD_LOGIC_VECTOR(1

DOWNTO0)：

STD_LOGIC)：

OUT

END

mux41：

IS

ARCHITECTUREoneOF

mux41

BEGIN

PROCESS(s，a.b.c.d)

BEGIN

IS

CASES

WHEN“00”=》z《=a：

WHEN“01”=》z《=b：

WHEN“10”=》z《=c：

WHEN“11”=》z《=d：

WHENOTHERS=》z《-=null：

END

CASE;

ENDPROCESS：

END

one;

運行結果

當輸入信號“OO”時，輸出信號z的值為‘a’：

當輸入信號“01”時，輸出信號z的值為‘b’;

當輸入信號“10”時，輸出信號z的值為‘c’：

當輸入信號“11”時，輸出信號z的值為‘d’：

波形仿真及描述

輸入：

的波形周期為10ns，b的波形周期為5ns，c的波形周期為15ns，d的波形周期為8nsos[1]的波形周期為5ns.s的波形周期為10ns。

(2)設計思路

定義6個輸入信號，一個輸出信號，當控制信號A=‘1’時，muxval 的值加1，即muxval=muxva1+1當控制信號 B= ‘1’時muxval的值加2，即muxval-muxval+2。當輸入值為‘i0’時，輸出q的值為0，當輸入的值為“i1’時，輸出q的值為1，當輸入值為‘i2’時，輸出q的值為2，當輸入值為‘i3’時，輸出q的值為3。

程序

USE 正EE.STD LOGIC 1164.ALL;

ENTITY mus41

IS

(i0ji1，i2，i3，a，b ：N STD_LOGIC;

PORT

：OUT

STD_LOGIC );

ENS mux4;

OF

mux4 IS

ARCH ITE CT URE b_mux4

BE G N

Process (i0，il，i2，i3，a，)

Variable

0;

downto

musval

：integer rang

Begin

m uxv al ：=0;

if (a=‘l’)

musval:muxval+ l; end if;

then

if (b=‘I’) then

muxval ：muxwal + 2; end

if;

is

muxval

case

w hen 0= 》 q 《= i0;

when l= 》 q 《= il;

when2=》q《=2;

when3=》q《=i3;

others= 》null;

When

end

ca se;

end process;

END b_mux4;

運行結果

當輸入信號“OO”時，輸出信號z的值為‘i0’：

當輸入信號“01”時，輸出信號z的值為‘i1’：

當輸入信號“10”時，輸出信號z的值為‘i2’：

當輸入信號“11”時，輸出信號z的值為‘i3’;

波形仿真及描述

a的波形周期為20ns，b 的波形周期為15ns，c 的波形周期為20ns，d 的波形周期為15ns，s的波形周期為8ns，s的波形周期為16ns。

輸出