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基于ARM的可定制MCU可承擔(dān)FPGA的工作
如今的產(chǎn)品生命周期可能短至六個月，因此在這種情況下要想取得定制ASIC的低成本、低功耗和高性能優(yōu)勢幾乎是不可能的。定制ASIC的設(shè)計周期通常要一年左右，這通常要比終端產(chǎn)品的生命周期還要長。另外，標準單元ASIC還具有NRE費用(非重復(fù)工程成本)，對于基本的0.13微米設(shè)計，該成本約為30萬美元，而對于具有復(fù)雜IP內(nèi)容的90nm設(shè)計將超過100萬美元。因而當(dāng)每年的批量小于10萬片時，從經(jīng)濟角度看就不具有可行性。
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基于ARM的可定制MCU可承擔(dān)FPGA的工作
基于ARM的可定制MCU可承擔(dān)FPGA的工作
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FPGA走向40nm
去年10月， Altera公司在北京宣布了該公司的45nm FPGA的生產(chǎn)計劃。今年5月20日，Altera公司在北京發(fā)布了采用最新工藝制程的FPGA和HardCopy ASIC，并非45nm，而是TSMC今年3月才發(fā)布的40nm工藝。面對大家的疑問，Alter
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首款40-nm FPGA和HardCopy ASIC（Altera）
為幫助設(shè)計人員提高集成度，進一步創(chuàng)新，Altera公司發(fā)布業(yè)界首款40-nm FPGA和HardCopy® ASIC。
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嵌入式系統(tǒng)中IP協(xié)議用ASIC器件電路設(shè)計
嵌入式系統(tǒng)中IP協(xié)議用ASIC器件電路設(shè)計
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首款40-nm FPGA和HardCopy ASIC（Altera）
為幫助設(shè)計人員提高集成度，進一步創(chuàng)新，Altera公司發(fā)布業(yè)界首款40-nm FPGA和HardCopy® ASIC。
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采用DSP、PLD和ASIC實現(xiàn)多速濾波器設(shè)計的比較
許多通信系統(tǒng)都要用到多速濾波器(multirate filter)，多速濾波器是指輸出數(shù)據(jù)速率與輸入數(shù)據(jù)速率不相等的濾波器，常用于某個物理接口如數(shù)模轉(zhuǎn)換器(DAC)或模數(shù)轉(zhuǎn)換器(ADC)的接口處。
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采用DSP、PLD和ASIC實現(xiàn)多速濾波器設(shè)計的比較
許多通信系統(tǒng)都要用到多速濾波器(multirate filter)，多速濾波器是指輸出數(shù)據(jù)速率與輸入數(shù)據(jù)速率不相等的濾波器，常用于某個物理接口如數(shù)模轉(zhuǎn)換器(DAC)或模數(shù)轉(zhuǎn)換器(ADC)的接口處。
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加速ASIC/SoC原型設(shè)計的軟件技術(shù)
ASIC和SoC器件成本的逐步上升迫使半導(dǎo)體供應(yīng)商必須進一步開拓各個器件的市場以尋求滿意的投資回報。日益增長的軟件使用為此提供了有效的機制，因為增加的軟件內(nèi)容等同于更多的功能和軟件變化提供了特定市場產(chǎn)品的差異化。
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使用新SRAM工藝實現(xiàn)嵌入式ASIC和SoC的存儲器設(shè)計
基于傳統(tǒng)六晶體管(6T)存儲單元的靜態(tài)RAM存儲器塊一直是許多嵌入式設(shè)計中使用ASIC/SoC實現(xiàn)的開發(fā)人員所采用的利器，因為這種存儲器結(jié)構(gòu)非常適合主流的CMOS工藝流程，不需要增添任何額外的工藝步驟。
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加速ASIC/SoC原型設(shè)計的軟件技術(shù)
ASIC和SoC器件成本的逐步上升迫使半導(dǎo)體供應(yīng)商必須進一步開拓各個器件的市場以尋求滿意的投資回報。日益增長的軟件使用為此提供了有效的機制，因為增加的軟件內(nèi)容等同于更多的功能和軟件變化提供了特定市場產(chǎn)品的差異化。
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