3納米儼然成了一個新的關卡，誰能先突破，誰就有希望在202x之后的半導體代工市場，取得領先位置。而目前率先揭露3納米技術進程的則是三星電子（Samsung Electrics），該公司預計會在2021年導入量產，并聲稱領先臺積電1年的時間。

放眼市場，目前有能力將半導體制程推進到7納米以下的業(yè)者，僅剩下三星電子和臺積電，因此在先進制程的對抗，也就是這兩家業(yè)者之間的競爭，甚至可以說，誰能勝出，誰就有希望取得絕對的市場優(yōu)勢。

面對三星電子的叫戰(zhàn)，臺積電絲毫聞風不動，仍持續(xù)穩(wěn)步的推進微縮制程，依據(jù)臺積電的規(guī)劃，將會在2020年量產5納米制程，至于3納米，目前仍沒有公布具體的時程表和技術細節(jié)。唯一確定的，就是其3納米的新竹廠房將會在今年底動工，以時間推估，能夠量產的時間也會是在2021年之后。

FinFET將退場 3納米帶起新制程之戰(zhàn)

而為什么3納米制程如此關鍵，最主要的原因就是當前的微縮制程走到3納米，將會面臨新的物理極限，除非改用新的結構，否則摩爾定律就很難再維持下去。

目前三星和臺積電的7納米和5納米制程，都是使用鰭式電晶體（FinFET）的立體架構。該制程的問世就是因為平面的微縮技術在25納米以下遇到瓶頸，為了持續(xù)推進摩爾定律，同時改進電力損耗的問題，因此轉采用這種立體的架構。

圖二 : 三星電子MBCFET制程技術的示意圖。（source：三星電子）

但使用突出鰭式設計的FinFET架構，到了3納米之后也將面臨微縮的問題，過細的鰭片也將會遭遇電流控制的問題，同時也會失去對某些電場效應的抗性（例如靜電），因此提出新架構就成了3納米制程的兵家之地。

目前業(yè)界的共識是在FinFET架構上來做突破，而兩種分別被名為“Nanowire FET”和“Nanosheet FET”的技術，則是最有希望的接班人，且兩個技術都會使用一種閘極全環(huán)（Gate-All-Around，GAA）的制程。

GAA制程興起 考驗代工廠生產技術

首先，必須要先理解一下何謂GAA制程。顧名思義，GAA就是整面都是閘極的意思，而這是相對于FinFET來說，因為在FinFET的架構中，金屬閘極只包覆了三面，而GAA則是全面性的包覆，一種環(huán)狀的結構。

而有別于側邊鰭片式的結構，Nanowire FET改以納米線來取代，借以增加更多的半導體電路，然后再以閘極來包覆納米線，以提高對于電路的控制和穩(wěn)定性；而不同于Nanowire FET，Nanosheet FET是使用更寬更薄的“sheet”來取代，但同樣也使用閘極來包覆。這兩者各有優(yōu)勢，但從量產的設備相容性以及難度來說，Nanosheet FET似乎多了些青睞。

以三星電子為例，該公司日前公布的3納米技術內容里就特別指出，將使用一種閘極全環(huán)（Gate-All-Around，GAA）制程為基礎的MBCFET架構。而MBCFET則是多橋通道場效電晶體（Multi-Bridge Channel Field-Effect Transistor），并透過所謂的GAA制程來包覆。從三星的示意圖里，它應該是一種Nanosheet FET架構的技術。

依照三星電子的說法，使用MBCFET的好處之一，就是它能相容于目前的FinFET制程，因此對客戶來說，具有能直接升級的好處，而且所使用的設計工具與制程方法也都相同，對于成本來說，也不會有太多的提升。

而使用新制程所生產的3納米晶片的效能也相當卓越，從三星電子公布的測試資料顯示，相較于7納米制程，使用其MBCFET的3納米產品效能提升了35%，功耗則大幅下降了50%，同時面積也縮減了45%。其躍進的幅度可說是十分驚人。

三星電子也已在今年5月釋出3納米GAA MBCFET的制程設計套件（PDK） 0.1版。

而反觀臺積電，盡管沒有針對3納米技術有太多的說明，但臺積電對于其制程微縮的能力依然非常有自信，不僅表示3納米的研發(fā)正如期進行中，而且1納米的門檻目前看來也有望跨越。

但在現(xiàn)階段，臺積電則是全力推進5納米的制程，并加重在極紫外光（Extreme Ultraviolet，EUV）的使用。而從其近期的資本投資來看，全面性的使用EUV來推進其微縮制程已經(jīng)是必然的方向。

圖三 : EUV能減少多重光照的次數(shù)，是臺積電力推的技術。（攝影／籃貫銘）

臺積電也在幾個技術論壇上指出，透過使用EUV，可以大幅減少多重曝光（multi-patterning）所用到的光罩數(shù)目，而這對客戶來說是一大福音；EUV同時也能讓間距更細致，讓更小的微縮制程得以實現(xiàn)，是目前晶圓代工的關鍵生產設備。

EDA也備戰(zhàn)3納米 精確驗證是挑戰(zhàn)

然而，要實現(xiàn)3納米制程光靠晶圓廠自己努力是不夠的，尤其是現(xiàn)在晶片生產的流程非常倚重EDA工具，因此勢必要在EDA工具端也有所應對才能算是真正完成量產的準備。

目前主要的EDA工具商也正在準備3納米制造的相關解決方案，尤其是解決更復雜的半導體結構所衍生的驗證問題。

針對3納米制程可能衍生的制程挑戰(zhàn)，Mentor IC EDA執(zhí)行副總裁Joseph Sawicki

在臺灣的年度技術論壇上指出，要達到3納米制程，就必須透過EUV多重曝光的方式來達到更高的解析度。另外，GAA制程也會帶來新的取樣需求和物性錯誤模式（Physical Failure mode）。

圖四 : 目前EDA工具商也正在準備3納米制造的相關解決方案，圖為Mentor IC EDA執(zhí)行副總裁Joseph Sawicki正講述相關的挑戰(zhàn)。（攝影／籃貫銘）

再者，PPA指標也會推動3納米光刻制程的精準度要求，多電子束光罩（Multi Beam Mask）寫入技術也會被用來開發(fā)曲線光罩的功能，以達成更先進的光刻制程。而上述這些新的制程與技術也會需要透過EDA來進行模擬與驗證，因此EDA供應商就需要與設備和晶圓代廠商緊密的合作來發(fā)展相對應的工具。

Joseph Sawicki表示，目前最大的挑戰(zhàn)就是新的更多層堆疊的半導體結構在驗證上非常復雜，如何精確的對每一層進行模擬和驗證將是一大難題。他也預計大約到明年中之后，相關的工具才會比較成熟。

結語

從制程結構來看，3納米將是一個全新的世代，而作為新時代的開創(chuàng)者，它的優(yōu)勢也完全反應在效能上。從目前的進展來看，3納米的實作和量產都已有了解決方案，剩下的只是時間和生產設備到位的時程問題。

至于市場會不會有人買單？答案應該是非常肯定，當然是有，而且可能還會引起搶購，畢竟5G和AI應用的想像空間實在太大了，3納米晶片也只是剛剛好彌補了他們的需要。

最后，臺積電與三星電子的兩虎相爭誰會勝出，目前真的很不好說，只能說三星電子的好勝心和企圖心，不得不讓人尊敬。