摘要

隨著電源設(shè)計(jì)日益追求更小尺寸、更高效率和更優(yōu)散熱性能，噪聲問題往往被推遲到設(shè)計(jì)后期才處理，導(dǎo)致難以有效解決。雖然在設(shè)計(jì)初期采用Silent Switcher®穩(wěn)壓器或?qū)CB布局進(jìn)行優(yōu)化有助于降低噪聲，但如果這些初步措施未能及時(shí)落實(shí)，可借助緩沖電路這種更為基礎(chǔ)的電路來有效緩解噪聲問題。

本文首先以同步降壓穩(wěn)壓器為例，介紹了開關(guān)振鈴方面的問題。然后，文章闡述了如何設(shè)計(jì)和優(yōu)化緩沖電路來抑制這種振鈴。我們將利用LTspice®和典型寄生模型來模擬標(biāo)準(zhǔn)PCB上出現(xiàn)的振鈴現(xiàn)象，并展示計(jì)算所得緩沖電路值對(duì)振鈴和整體效率的影響。

背景知識(shí)

現(xiàn)代DC-DC轉(zhuǎn)換器不斷朝著更高效率和更小尺寸的方向發(fā)展。為達(dá)成這一目標(biāo)，常見做法是提高開關(guān)頻率。雖然如此一來，設(shè)計(jì)可以使用更小的電感和電容，但寄生效應(yīng)（即元件和PCB走線產(chǎn)生的非預(yù)期電感和電容）的影響也更加突出。在較高開關(guān)速度下，電路與這些寄生效應(yīng)的相互作用可能導(dǎo)致開關(guān)(SW)節(jié)點(diǎn)出現(xiàn)嚴(yán)重的電壓過沖和振鈴。

這種振鈴不僅會(huì)給FET帶來額外的電壓應(yīng)力，還會(huì)產(chǎn)生不需要的電磁干擾(EMI)。EMI是一種電磁信號(hào)，通過電磁感應(yīng)、靜電耦合或傳導(dǎo)來干擾系統(tǒng)運(yùn)作。在汽車、醫(yī)療、測(cè)試與測(cè)量等行業(yè)中，EMI是一項(xiàng)關(guān)鍵設(shè)計(jì)挑戰(zhàn)。只有嚴(yán)格符合EMI標(biāo)準(zhǔn)，才能確保產(chǎn)品通過認(rèn)證并及時(shí)上市。

了解寄生效應(yīng)

降壓轉(zhuǎn)換器開關(guān)節(jié)點(diǎn)的電壓過沖和振鈴，是高開關(guān)速度與電路中的寄生電感和電容相互作用的直接結(jié)果。這些寄生效應(yīng)由PCB走線和元件（尤其是FET）本身形成。

從本質(zhì)上講，PCB走線和FET封裝的雜散電感與FET的寄生輸出電容(COSS)形成LC諧振電路。因此，MOSFET的布局和選型都是關(guān)鍵設(shè)計(jì)因素。

雜散電感的大小因設(shè)計(jì)而異，不過對(duì)于我們的示例仿真而言，功率級(jí)FET周圍的雜散電感假設(shè)為5 nH是一個(gè)合理的起點(diǎn)。如果布局不佳，該值可能會(huì)顯著升高，因?yàn)樽呔€每延長(zhǎng)25 mm（1英寸），雜散電感值最高可增加10 nH。

圖1顯示了一個(gè)采用LTC3854的典型電源控制器電路，其中紅色部分為預(yù)期的寄生效應(yīng)。

圖1.包含電路寄生效應(yīng)的電源電路

緩沖電路設(shè)計(jì)：理論與計(jì)算

緩沖電路的定義及其工作原理

理解了開關(guān)活動(dòng)所產(chǎn)生的噪聲及其涉及的寄生參數(shù)之后，便可介紹抑制這種多余能量的方法。緩沖電路通常為串聯(lián)電阻-電容(RC)網(wǎng)絡(luò)，可用于吸收開關(guān)節(jié)點(diǎn)上出現(xiàn)的電壓尖峰和振鈴。

緩沖電路的作用在于為寄生LC諧振電路產(chǎn)生的高頻能量提供一條受控的泄放路徑。當(dāng)開關(guān)關(guān)斷時(shí)，緩沖電容開始充電，吸收原本會(huì)引起振鈴的能量。緩沖電阻隨后將該儲(chǔ)存的能量以熱量形式耗散掉，從而有效抑制振蕩。緩沖電路通過引入新的諧振頻率并為電路增加電阻，來降低振鈴的峰值電壓和持續(xù)時(shí)間，從而保護(hù)功率開關(guān)免受過壓應(yīng)力的影響。

圖2展示了一個(gè)典型降壓轉(zhuǎn)換器，緩沖電路位于開關(guān)節(jié)點(diǎn)與地之間，且盡可能靠近MOSFET。

圖2.典型電源設(shè)計(jì)中緩沖電路的位置

緩沖電路的計(jì)算步驟

如測(cè)量技術(shù)部分所示，首先測(cè)量開關(guān)節(jié)點(diǎn)的振鈴頻率（即第一個(gè)尖峰的峰值到第二個(gè)尖峰的峰值）。提醒：本文的討論屬于仿真范疇，但對(duì)于實(shí)際電路板測(cè)量，必須關(guān)閉帶寬限制功能，并使用示波器短接地線以確保振鈴可見。本文稍后將簡(jiǎn)要介紹所需的測(cè)量技術(shù)，供讀者參考。

在SW和GND之間增加一個(gè)電容，使振鈴頻率(fr)降低到上述測(cè)量值的大約一半。在此步驟中，建議嘗試不同的電容值。

將增加的電容值除以3，便得到寄生電容(CP)。

知道寄生電容后，寄生電感(LP)可計(jì)算如下：

特性阻抗計(jì)算如下：

為了減弱振鈴，需要使用一個(gè)緩沖電阻，其阻抗大致等于公式2中計(jì)算出的阻抗，通常為幾歐姆。

然后選取電容值：將公式3計(jì)算出的CP值乘以1到4的系數(shù)。

利用LTspice進(jìn)行仿真和分析

掌握了噪聲產(chǎn)生、測(cè)量和初始緩沖電路值計(jì)算的基礎(chǔ)知識(shí)之后，下一步是對(duì)這些影響進(jìn)行仿真。本節(jié)利用LTspice展示PCB寄生效應(yīng)對(duì)開關(guān)節(jié)點(diǎn)振鈴和過沖的影響，以及緩沖電路的有效性。

我們將進(jìn)行以下分析，比較降壓轉(zhuǎn)換器在有緩沖電路和無緩沖電路兩種情況下的運(yùn)行狀況。

寄生效應(yīng)建模：首先構(gòu)建一個(gè)包含寄生參數(shù)的模型，以顯示沒有任何緩沖電路的情況下開關(guān)節(jié)點(diǎn)出現(xiàn)的振鈴和過沖。

初始緩沖電路影響：隨后使用初步計(jì)算出的緩沖電路值對(duì)電路進(jìn)行仿真，以展示振鈴減弱效果。

緩沖電路優(yōu)化：然后迭代調(diào)整緩沖電路元件的值，找到有效抑制振鈴與最小化功率損耗之間的平衡點(diǎn)。

圖3.測(cè)量技術(shù)的優(yōu)劣對(duì)比

效率分析：最后比較有無優(yōu)化緩沖電路兩種情況下降壓轉(zhuǎn)換器的整體效率，以量化緩沖電路的影響。

寄生效應(yīng)建模與振鈴測(cè)量

LTC3854同步降壓控制器是一個(gè)很好的例子，用于說明糟糕的布局會(huì)如何引入顯著的寄生效應(yīng)，導(dǎo)致開關(guān)節(jié)點(diǎn)出現(xiàn)振鈴現(xiàn)象。該器件采用外部FET，因此布局的影響尤為突出。對(duì)于此仿真，我們通過引入5 nH的寄生電感來模擬布局不佳的影響。這是一個(gè)合理的值，因?yàn)槊?5 mm的PCB走線可帶來10 nH或更多的寄生電感。

計(jì)算緩沖電路值之前，必須了解此問題的嚴(yán)重程度。這通常通過示波器監(jiān)測(cè)開關(guān)節(jié)點(diǎn)來完成。為了準(zhǔn)確捕捉上升電壓波形，應(yīng)適當(dāng)配置示波器的每格電壓以支持完整電壓范圍（0 V至VIN），并調(diào)整時(shí)基以查看單個(gè)躍遷。

使用恰當(dāng)?shù)奶綔y(cè)技術(shù)是獲得準(zhǔn)確測(cè)量結(jié)果的關(guān)鍵。一個(gè)常見錯(cuò)誤是使用示波器探頭的長(zhǎng)接地線，它自身就會(huì)引入寄生電感。此電感可能導(dǎo)致測(cè)量出現(xiàn)人為振鈴，從而對(duì)實(shí)際開關(guān)活動(dòng)給出誤導(dǎo)性的表示。為了大幅降低環(huán)路電感并提升測(cè)量保真度，必須用短接地彈簧代替長(zhǎng)引線。

本文主要關(guān)注理論與仿真，對(duì)正確硬件測(cè)量技術(shù)的詳細(xì)講解不在本文范疇內(nèi)，但這是一個(gè)十分重要的話題，值得專門探討。圖3中的圖像展示了測(cè)量結(jié)果的巨大差異，表明較長(zhǎng)的接地引線可能人為引入嚴(yán)重的過沖和振鈴，從而導(dǎo)致對(duì)電路性能產(chǎn)生錯(cuò)誤判斷。

無緩沖電路情況下的仿真結(jié)果

圖4.顯示電路板和元件寄生效應(yīng)的原理圖

圖5.觀測(cè)到的開關(guān)節(jié)點(diǎn)及相關(guān)的過沖和振鈴

圖4顯示了降壓轉(zhuǎn)換器電路中建模的不同寄生電感和電容。圖5則展示了這些寄生參數(shù)對(duì)開關(guān)(SW)節(jié)點(diǎn)波形的影響。由這些元件形成的LC諧振電路會(huì)導(dǎo)致嚴(yán)重過沖和振鈴。

仿真結(jié)果顯示，電壓峰值超過18 V，遠(yuǎn)高于預(yù)期的12 V。這種過沖是一個(gè)重大隱患，因?yàn)槠浞瓤赡艹^MOSFET的絕對(duì)最大額定電壓，進(jìn)而可能損壞元件或降低其長(zhǎng)期可靠性。振鈴也是一個(gè)問題，因?yàn)樗砻鱉OSFET未在其明確定義的開/關(guān)狀態(tài)下工作。

圖6顯示該電路的整體效率為96.3%，乍一看似乎很高。但請(qǐng)注意，這一效率是在沒有緩沖電路的情況下實(shí)現(xiàn)的。以下部分將表明，增加緩沖電路（其對(duì)于抑制振鈴至關(guān)重要）會(huì)對(duì)效率產(chǎn)生微小且可量化的影響。

圖6.原始電路的效率

寄生模型和未經(jīng)計(jì)算的緩沖電路

圖7顯示了與圖4相同的原理圖，但在開關(guān)節(jié)點(diǎn)與接地端之間增加了一個(gè)簡(jiǎn)單的RC緩沖電路。請(qǐng)注意，緩沖電路值只是初始猜測(cè)值，尚未實(shí)際計(jì)算，因此并非最優(yōu)值。

圖7.包含緩沖電路的原理圖

如圖8所示，開關(guān)節(jié)點(diǎn)波形得到了明顯改善。峰值過沖電壓降至14V，減少了4V，而且導(dǎo)通后出現(xiàn)的振蕩顯著減弱。然而，效率大幅降低至58.9%（見圖9），大部分損耗與緩沖電阻有關(guān)。這表明，未經(jīng)優(yōu)化的緩沖電路雖然可以減輕振鈴，但也會(huì)導(dǎo)致效率大幅降低。

圖8.引入緩沖電路后開關(guān)節(jié)點(diǎn)的振鈴

圖9.采用初始緩沖電路值時(shí)的效率

優(yōu)化緩沖電路

現(xiàn)在，我們按照本文之前說明的計(jì)算方法來優(yōu)化緩沖電路值。目標(biāo)是選擇一個(gè)能夠有效抑制振鈴，但不會(huì)造成過大功率損耗的RC緩沖電路。

首先，確定電路的寄生LC元件。初始仿真（無緩沖電路）顯示振鈴頻率為23.41 MHz。

然后，在開關(guān)節(jié)點(diǎn)和接地端之間增加一個(gè)已知電容，觀察振鈴頻率的變化。在開關(guān)節(jié)點(diǎn)處使用14,000 pF電容后，新的仿真結(jié)果顯示，振鈴頻率降至12 MHz。利用諧振頻率公式fo = 1/(2 × PI√LC)可確定寄生電容。頻率的變化是由總電容增加引起的。新的總電容(Ctotal)為：

Ctotal = Cparasitic + Cadded

原始頻率(fold)與新頻率(fnew)之間的關(guān)系為：

求解Cparasitic：

這表明該電路具有約5,000 pF的寄生電容。利用寄生電容可計(jì)算出寄生電感：

該電路的阻抗計(jì)算如下：

緩沖電阻設(shè)置為大于上述特性阻抗的值，在本例中為標(biāo)準(zhǔn)值1.5 Ω。

接下來，緩沖電容Csnubber的大小通常至少應(yīng)等于寄生電容值，最高可為該值的四倍。針對(duì)這一初始仿真，使用兩倍寄生電容的值以確保充分吸收能量，設(shè)置Csnubber = 2 × Cparasitic = 2 × 5,000 pF = 10,000 pF。

優(yōu)化緩沖電阻和電容后，將這些值代入LTspice仿真中，觀察電路表現(xiàn)如何。

圖10.使用1.5 Ω+ 10,000 pF緩沖電路值時(shí)的開關(guān)節(jié)點(diǎn)振鈴情況

圖10顯示了使用1.5 Ω+ 10,000 pF緩沖網(wǎng)絡(luò)后得到的波形。正如優(yōu)化設(shè)計(jì)所預(yù)期的那樣，振鈴已顯著減弱。使用計(jì)算得到的這些緩沖電路值后，過沖電壓也從18 V以上降低到17.2 V。雖然仍有一定的過沖，但此結(jié)果凸顯了緩沖電路設(shè)計(jì)中的固有權(quán)衡：完全消除過沖和振鈴所需的緩沖電路值，通常會(huì)導(dǎo)致功率損耗加大和效率降低。

此外，現(xiàn)在整體效率為94.8%（見圖11），與使用未經(jīng)計(jì)算的緩沖電路時(shí)的58.9%相比，提升幅度非常顯著。使用緩沖電路必定會(huì)對(duì)效率產(chǎn)生一定影響，因?yàn)殡娮钑?huì)消耗少量功率。然而，只要根據(jù)寄生LC諧振電路優(yōu)化元件值，就能將其對(duì)效率的影響降至最低。

圖11.使用計(jì)算得到的1.5 Ω+ 10,000 pF緩沖電路值時(shí)的電路效率

結(jié)語(yǔ)

了解并抑制開關(guān)節(jié)點(diǎn)振鈴是設(shè)計(jì)可靠開關(guān)穩(wěn)壓器的關(guān)鍵步驟。如本文所述，這種高頻噪聲并非固有缺陷，而是由PCB走線電感和開關(guān)元件電容形成的寄生LC諧振電路的直接結(jié)果。

采用系統(tǒng)分析方法，對(duì)未加抑制的振鈴頻率和相關(guān)的電壓過沖進(jìn)行精準(zhǔn)仿真，這個(gè)問題便可迎刃而解。通過這種方法可計(jì)算出準(zhǔn)確的緩沖網(wǎng)絡(luò)值，其中電阻通過匹配寄生阻抗來使電路達(dá)到臨界阻尼狀態(tài)，而電容則起到能量吸收器的作用。

仿真示例清楚地表明，精心設(shè)計(jì)的緩沖電路是一種簡(jiǎn)潔而有效的解決方案。它以較小且可控的功率損耗為代價(jià)，換取EMI性能和系統(tǒng)可靠性的顯著提升?？傊ㄟ^整合這種簡(jiǎn)單而強(qiáng)大的RC網(wǎng)絡(luò)，噪聲大、易受干擾的電源就能迅速轉(zhuǎn)變?yōu)樵肼暤?、穩(wěn)定可靠的電源，確保最終產(chǎn)品經(jīng)久耐用且符合標(biāo)準(zhǔn)。

參考文獻(xiàn)

Wesley Ballar和Jacob Ciolfi，“開關(guān)電源評(píng)估的實(shí)驗(yàn)室技能——第1部分：測(cè)量電壓紋波和開關(guān)節(jié)點(diǎn)”，《模擬對(duì)話》，第59卷，2025年1月。