AccelChip 公司（最近已被賽靈思公司收購）最近所做的一次調(diào)查顯示，53% 的回答者認(rèn)為浮點(diǎn)定點(diǎn)轉(zhuǎn)換是在FPGA 上實(shí)現(xiàn)算法時(shí)最困難的地方（圖 1）。

雖然 MATLAB 是一種強(qiáng)大的運(yùn)算開發(fā)工具，但其許多優(yōu)點(diǎn)卻在浮點(diǎn)定點(diǎn)轉(zhuǎn)換過程中被降低了。例如，由于定點(diǎn)算術(shù)中精度較低，新的數(shù)學(xué)誤差被引入算法。您必須重寫代碼，使用能夠反映實(shí)際硬件宏架構(gòu)的低級(jí)模型來替換高級(jí)函數(shù)和運(yùn)算符。而仿真運(yùn)行時(shí)間將可能長(zhǎng)達(dá) 50 倍之久?；谶@些原因，MATLAB，這一算法開發(fā)的優(yōu)勢(shì)選擇，卻經(jīng)常遭到遺棄，轉(zhuǎn)而使用 C/C++ 進(jìn)行定點(diǎn)建模。

　　生成定點(diǎn)模型

如果未將高級(jí)函數(shù)和運(yùn)算符替換為硬件精確的宏架構(gòu)，浮點(diǎn) MATLAB 算法的定點(diǎn)表示將不會(huì)真正反映最終硬件的響應(yīng)（圖 2）。

圖 3 對(duì)此進(jìn)行了突出顯示，該圖使用一組量化為 8 位有符號(hào)二進(jìn)制補(bǔ)碼的隨機(jī)輸入矢量，對(duì) MATLAB 除法運(yùn)算符與工具硬件 CORDIC 除法算法的定點(diǎn)響應(yīng)進(jìn)行了比較。

根據(jù)數(shù)據(jù)數(shù)值，計(jì)算輸出之間將存在巨大分歧。

在定點(diǎn)生成過程中，AccelDSP™ Synthesis 綜合工具的 IP Explorer™ 技術(shù)將自動(dòng)使用硬件精確的表達(dá)式替換高級(jí) MATLAB 函數(shù)和運(yùn)算符（圖 4）。此步驟是透明的，且不需要對(duì) MATLAB 代碼進(jìn)行修改。您可以使用綜合指示來重新定義初始宏架構(gòu)和微架構(gòu)選擇。

一旦這些運(yùn)算符替換為硬件精確的宏架構(gòu)，量化過程就將開始。

圖形輔助式自動(dòng)量化

與定點(diǎn) DSP 處理器不同, FPGA 結(jié)構(gòu)允許使用可變定點(diǎn)字長(zhǎng)。通過解除對(duì)變量的固定 16 位或 24 位邊界限制，您可以執(zhí)行需要位數(shù)增長(zhǎng)的算術(shù)計(jì)算而不會(huì)引起額外的數(shù)值誤差。

這對(duì)于像雷達(dá)、導(dǎo)航和制導(dǎo)系統(tǒng)等要求較高數(shù)值精度的應(yīng)用來說是一個(gè)巨大的優(yōu)點(diǎn)。

在大多數(shù)情況下，位增長(zhǎng)率定律 (bit growth rules) 是簡(jiǎn)單直接和易于理解的。例如，一次加法的結(jié)果增長(zhǎng)一位，而一次乘法的結(jié)果則增長(zhǎng)到等于輸入字長(zhǎng)度的總長(zhǎng)度（圖 5）。然而，要在實(shí)際設(shè)計(jì)中確定變量的這些屬性，將是一個(gè)高度反復(fù)的過程。允許未檢查的位數(shù)增長(zhǎng)現(xiàn)象發(fā)生，在硬件中代價(jià)是昂貴的，通常也是不必要的。如果您技術(shù)功底深厚，您可以采用各種技巧來盡可能地減小字長(zhǎng)而同時(shí)保持?jǐn)?shù)值精度。

確定變量的初始量化值和隨后對(duì)該值的細(xì)化改進(jìn)的過程，非常適合自動(dòng)化。AccelDSP Synthesis 綜合工具包括自動(dòng)化浮點(diǎn)定點(diǎn)轉(zhuǎn)換，該功能將在仿真過程中對(duì)浮點(diǎn) MATLAB 模型進(jìn)行分析，以確定輸入數(shù)據(jù)和常量的動(dòng)態(tài)范圍要求。這些值提供了自動(dòng)量化過程的起點(diǎn)，然后該過程將利用從 6,000 多個(gè)設(shè)計(jì)中獲得的大量?jī)?nèi)置經(jīng)驗(yàn)，確定下游變量的最佳字長(zhǎng)。

通過自動(dòng)量化而獲得的初始定點(diǎn)模型提供了一個(gè)良好的起點(diǎn)，但一般需要對(duì)該模型進(jìn)行細(xì)化改進(jìn)。

MATLAB 提供了一種開發(fā)算法數(shù)學(xué)模型的高效環(huán)境，這種算法通常只需使用一組較少的仿真矢量就可完成。

該過程高度反復(fù)，且緊密耦合至數(shù)據(jù)作用 (data effect) 的分析。為了最大程度地縮短這一反復(fù)循環(huán)時(shí)間，AccelDSP Synthesis 綜合工具提供了一種加速定點(diǎn)仿真流程。

　　分析定點(diǎn)數(shù)據(jù)作用

MATLAB 提供了一種開發(fā)算法數(shù)學(xué)模型的高效環(huán)境，這種算法通常只需使用一組較少的仿真矢量就可完成。但是，當(dāng)把該算法應(yīng)用到定點(diǎn)硬件時(shí)，您將需要增加數(shù)據(jù)集，以精確地確定真實(shí)世界的環(huán)境響應(yīng)。MATLAB 是一種解釋型仿真器，可能無法為這些較大的、CPU 強(qiáng)度較高的定點(diǎn)仿真提供必需的性能。因此，開發(fā)者常常轉(zhuǎn)向 C/C++。

加速定點(diǎn)仿真

AccelDSP Synthesis 綜合工具的 M2C-Accelerator 自動(dòng)生成一個(gè)硬件精確的定點(diǎn) C++ 模型和測(cè)試基準(zhǔn)，以加快定點(diǎn)仿真。

消除手動(dòng)記錄步驟節(jié)省了開發(fā)時(shí)間，大程度地減小了誤差的引入。由于 C++ 是編譯式的，因此可提供高達(dá) 1000 倍的仿真性能優(yōu)勢(shì)（圖 6）。這種性能水平通常是那些要求理解定點(diǎn)數(shù)據(jù)作用的大型矢量集所必需的。

如果您想繼續(xù)使用 MATLAB 可視化環(huán)境，包括其繪圖功能，M2C-Accelerator 還可生成一個(gè)可用于原 MATLAB 測(cè)試基準(zhǔn)腳本文件仿真的定點(diǎn) C/C++ dll。 當(dāng)您已經(jīng)獲得初始定點(diǎn)結(jié)果時(shí)，分析和細(xì)化改進(jìn)的過程就可以開始了。AccelDSP Synthesis 綜合工具提供了一組圖形工具，包括表格化報(bào)告、變量探查和繪圖等，以便在這一過程中提供輔助。

　　觀測(cè)定點(diǎn)位增長(zhǎng)

一個(gè)設(shè)計(jì)必須從整體上考慮，以有效地將浮點(diǎn)算法轉(zhuǎn)換為定點(diǎn)模型。

如果從早期開始就一直未對(duì)數(shù)據(jù)路徑進(jìn)行檢查，位增長(zhǎng)可能會(huì)快速增長(zhǎng)而產(chǎn)生過度的硬件，而過度約束位增長(zhǎng)則可能造成無法接受的數(shù)值精度損失。獲得對(duì)位增長(zhǎng)進(jìn)展情況較好觀測(cè)性的一種通用技巧是向一個(gè)電子表格中輸入變量。AccelDSP Synthesis 綜合工具通過生成一個(gè)表格化、格式化的定點(diǎn)報(bào)告（圖 7）而提供了此類級(jí)別的觀測(cè)性。

在優(yōu)化硬件之前，您必須獲得一個(gè)可以接受的定點(diǎn)響應(yīng)。如果一個(gè)輸出的信噪比 (SNR) 不在所需的技術(shù)規(guī)格之上，則必須對(duì)推斷的量化值進(jìn)行調(diào)整。這一過程通常由查找因變量上溢出和下溢出導(dǎo)致的重大誤差開始。

上溢出和下溢出

關(guān)于輸入數(shù)據(jù)動(dòng)態(tài)范圍的不良假設(shè)可能會(huì)引起由于變量的最高有效位 (MSB) 上溢出和最低有效位 (LSB) 下溢出而導(dǎo)致較大的定點(diǎn)誤差的問題。您需要在觀測(cè)和糾正更細(xì)微的定點(diǎn)誤差之前先解決這些誤差。

上溢出和下溢出報(bào)告，是 MATLAB定點(diǎn)數(shù)據(jù)類型的固有屬性，但不是 C/C++ 所固有的，且常常在模型重寫過程中被省掉。但是，由 M2C-Accelerator 生成的 C++ 模型中包含了反映在仿真期間發(fā)生的所有上溢出和下溢出的量化例程。當(dāng)這些情況發(fā)生時(shí)，它們將被匯總在“驗(yàn)證定點(diǎn)報(bào)告”中（圖 8）。

一旦您解決了任何上溢出和下溢出問題，該定點(diǎn)模型的細(xì)化改進(jìn)將更加依賴于可視化。如果另外的定點(diǎn)數(shù)據(jù)誤差繼續(xù)存在，那么您必須分析常量的作用。否則，您可以通過減小變量位寬來繼續(xù)細(xì)化改進(jìn)硬件的過程。在兩種情況下，知道因某個(gè)特定變量的量化而引起的定點(diǎn)誤差，在細(xì)化改進(jìn)過程中都是一個(gè)有用的幫助。

　　定點(diǎn)可視化

根據(jù)一組給定的數(shù)據(jù)集確定一個(gè)算法的合適定點(diǎn)響應(yīng)，通常不是一種精確的科學(xué)行為。您常常不得不在數(shù)值精度方面做出一些折衷，以提高硬件效率。這一過程高度反復(fù)，且緊密耦合至繪圖中所示定點(diǎn)效應(yīng)的可視分析。但是，在一個(gè)輸出信號(hào)上觀測(cè)到不可接受的 SNR，并不總是表示那里錯(cuò)誤地指定了一個(gè)量化值。對(duì)此，必須進(jìn)行進(jìn)一步的分析。

為了幫助進(jìn)行這一過程，AccelDSP Synthesis 綜合工具的 AccelProbe 工具以圖形方式對(duì)一個(gè)給定仿真期間的任何變量的浮點(diǎn)和定點(diǎn)值進(jìn)行了比較（圖 9）。如果您使用的是 AccelProbe，您會(huì)迅速體會(huì)到特定變量的貢獻(xiàn)使最終結(jié)果的誤差累積的過程。您可以通過在 MATLAB 源碼中增加語句 “accel_probe(variable_name)”，來“探查”一個(gè)變量。

“定點(diǎn)歷史”圖可以讓您感知一個(gè)變量在仿真期間可能遇到的頻繁程度。如果一個(gè)值很少出現(xiàn)，則需要用以在動(dòng)態(tài)范圍內(nèi)的高端或低端存儲(chǔ)該值的附加硬件可能具有很小的值。

結(jié)論

當(dāng)創(chuàng)建一個(gè) DSP 算法的數(shù)學(xué)模型時(shí)，MATLAB 是天然之選，且出于硬件考慮，可以無阻礙地使用。將一個(gè)算法轉(zhuǎn)換為在 FPGA 上實(shí)現(xiàn)的定點(diǎn)模型是一個(gè)復(fù)雜的、可從 AccelDSP Synthesis 綜合工具提供的自動(dòng)化、加速和可視化功能中大大受益的過程。