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[導(dǎo)讀]引言 隨著VLSI集成度的日益提高,MOS器件尺寸不斷縮小至亞微米乃至深亞微米,熱載子效應(yīng)已成為最嚴(yán)重的可靠性問題之一?,F(xiàn)今,為了降低成本,減少周期,不斷的提高工藝,晶圓級的器件可靠性測試愈來愈被廣泛的應(yīng)用??v觀

引言
隨著VLSI集成度的日益提高,MOS器件尺寸不斷縮小至亞微米乃至深亞微米,熱載子效應(yīng)已成為最嚴(yán)重的可靠性問題之一?,F(xiàn)今,為了降低成本,減少周期,不斷的提高工藝,晶圓級的器件可靠性測試愈來愈被廣泛的應(yīng)用??v觀許多晶圓級的器件可靠性測試,相對于其他器件可靠性測試項目如前端的TDDB、Vramp、Jramp及后端的恒溫電遷移測試的測試時間,熱載子效應(yīng)測試需要花費(fèi)的時間更長。當(dāng)務(wù)之急是怎樣縮短熱載子效應(yīng)測試周期。


為了縮短測試周期,有些公司采用對器件施加更高的HCI應(yīng)力條件來加速器件的退化,但是這種方式并不看好,因為在更高的HCI應(yīng)力條件下,器件的物理機(jī)制已發(fā)生了變化。在我們想要解決周期過長的問題前,我們先參考封裝級的熱載子效應(yīng)測試。在封裝級的熱載子效應(yīng)測試中,有一種測試板可以支持幾個器件同時進(jìn)行測試。如果我們仿照這種封裝級的熱載子效應(yīng)測試,把它應(yīng)用在晶圓級,那晶圓級的熱載子效應(yīng)測試周期將會大大的縮短。

基于這樣的想法,我們提供了一種創(chuàng)新的、在原有的測試程序基礎(chǔ)上編制的一套更復(fù)雜的并行測試程序,從而有效地縮短了晶圓級的熱載子效應(yīng)測試周期。而且數(shù)據(jù)表明,新舊方法的測試結(jié)果具有很好的可比性和一致性。
 
實驗
傳統(tǒng)的晶圓級熱載子效應(yīng)測試程序(PDQ-WLR,版本3.01[2])是由美國Sandia Technologies inc.公司提供的,在Agilent 4072自動控制測試機(jī)臺上完成測試。它的測試流程是用HCI_4_MOS_Builder生成兩個設(shè)置文件,一個是參數(shù)施加命令文件,另一個是完成施加HCI應(yīng)力條件的時間讀點(diǎn)文件,并且按照圖1所描述的測試流程來完成測試。由于商業(yè)要求,這套程序是被打包,不可改變的。
圖1a 熱載子效應(yīng)測試總流程
 
圖1b 熱載子效應(yīng)退化的應(yīng)力施加及電性參數(shù)測試流程

傳統(tǒng)的晶圓級熱載子效應(yīng)測試是一個器件一個器件的被施加HCI應(yīng)力條件。測試的總時間是根據(jù)測試器件的個數(shù),不同的HCI應(yīng)力條件個數(shù),以及不同HCI應(yīng)力條件下實際應(yīng)力施加的時間的總和來計算。例如,熱載子效應(yīng)測試有3種不同的HCI應(yīng)力條件,每種HCI應(yīng)力條件要有3個器件來做樣本,每次要施加HCI應(yīng)力條件10 000秒,再加上器件退化后所要測量的特性參數(shù)的時間,總的測試時間要花費(fèi)大約27小時——27=3*3*(1000+10000)/3600)。這個時間是一種類型器件完成一次的時間,例如NMOS晶圓級熱載子效應(yīng)的測試時間,如果是幾種不同類型的器件,相應(yīng)的時間將是成倍的增加。從圖1a(熱載子測試的總流程),和圖1b(熱載子效應(yīng)退化的應(yīng)力施加及電性參數(shù)測試流程),我們很清楚的可以算出超過90%的時間是用在施加HCI應(yīng)力條件使器件退化的時間上。所以我們開發(fā)了一套程序來實現(xiàn)對一組同樣類型的器件進(jìn)行并行施加HCI應(yīng)力條件,以此取代傳統(tǒng)的串聯(lián)方式的一個器件一個器件施加HCI應(yīng)力條件及參數(shù)測試的流程。

人們也曾試著改變版圖的器件連接方式,例如將幾個器件需要施加HCI應(yīng)力條件的端口(柵極或漏極)連接在一起,這樣一來,用傳統(tǒng)的由美國Sandia Technologies inc.公司提供的程序也可以同時施加HCI應(yīng)力條件在幾個器件上。但由于從同一個施加HCI應(yīng)力的端口到幾個器件的連線長短不同造成的寄生電阻,使得一小部分HCI應(yīng)力壓降會損失在這些連線上,最終導(dǎo)致這幾個器件實際被施加的HCI應(yīng)力不一致,造成誤差。圖2a和圖2b顯示了在版圖上改變器件的連接方式。
 
 
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