圖3.27所示的是一個觀察D觸發(fā)器亞穩(wěn)態(tài)的電路圖。使用這個電路至少需要一個雙通道示波器。

CLKA的波形是一個方波，通過R1與C1和C2的兩個支路被延遲。如果將R1的觸點向DATA輸出方向進行調(diào)整，CLK的輸出延遲會達到最大值。如果將R1的觸點向CLK輸出的方向進行調(diào)整，DATA的輸出延遲會達到最大值。DATA和CLK之間的相對位置的可調(diào)整范圍在正負15NS之間。

復位的波形在每個時鐘上升沿之后產(chǎn)生一個負電平有效的復位脈沖。這個復位信號使觸發(fā)器在每個周期到來之前是一個固定的狀態(tài)?？梢杂媒?jīng)過延遲的時鐘信號作為復位信號。

圖3.27中的所有主要信號都用21：1的探頭通過1K的電阻連接。首先將示波器連接到DATA的CLK信號。

將反饋回路開關S1打開，并將電位器觸點逐漸由數(shù)據(jù)最小延遲變化到數(shù)據(jù)最大延遲。將DATA和CLK之間的時序關系相對于電位器的設置大致畫出一個草圖。將電位器進行大范圍調(diào)整，并觀察得到的結(jié)果。在最小數(shù)據(jù)延遲時，數(shù)據(jù)應該在要求的最小上升時間之前到達。在最大數(shù)據(jù)延遲時，數(shù)據(jù)應該直到最小保持時間過去之后，才會變化。

計算一下電位器每一匝的變化得到的時延調(diào)整。

現(xiàn)在將示波器連接到CLK和Q。把DATA同軸電纜同一個50歐的電阻端接，這樣它的響應就不會發(fā)生變化。使示波器通過CLK信號來觸發(fā)，調(diào)整電位器，得到最小的數(shù)據(jù)延時。

起初，D輸入端滿足建立時間的要求，而Q輸出的響應波形如同Q1，如圖3.27所示，每個時鐘到來時Q輸出都變成高電平(HI)，而每當R時刻到來時，Q輸出都被復位到低電平(。不要用時鐘的反相信號復位觸發(fā)器，否則由復位信號產(chǎn)生的電平變化會同來穩(wěn)態(tài)效果混在一起。

調(diào)整觸點，使數(shù)據(jù)延遲，直到把它調(diào)到數(shù)據(jù)所需的最小建立時間窗口之后，在某一點時，Q輸出會突然發(fā)生變化。這時，數(shù)據(jù)到達的時間太晚了，Q輸出不會再轉(zhuǎn)換為HI，如同圖3.27所示的Q2一樣。觸發(fā)器不能在上升沿處鎖存D輸入的這個點，稱為臨界轉(zhuǎn)換點。臨界轉(zhuǎn)換點位于觸發(fā)器生產(chǎn)商標定的最小上升時間和保持時間之間。生產(chǎn)商會將這兩個值的標定略加放寬，以保重在一個很大的溫度范圍之內(nèi)，這個臨界轉(zhuǎn)換點都會落于這個限制之間。

臨界轉(zhuǎn)換點之前到達的數(shù)據(jù)似乎總是可以被鎖存，臨界轉(zhuǎn)換點之后到達的數(shù)據(jù)似乎總是鎖存不到。這不是我們想要的嗎?沒錯，但我們必須進一步理解亞穩(wěn)態(tài)問題的實質(zhì)。

圖3.28繪出了由該電路得到的值，比較了觸發(fā)器時鐘到Q輸出的延遲與測量到的數(shù)據(jù)建立時間，在這個圖中，時間刻度用對數(shù)標尺顯示了實際數(shù)據(jù)建立時間與臨界轉(zhuǎn)換點時間之間的差。無論何時，當數(shù)據(jù)在臨界轉(zhuǎn)換點3NS之前提前到達時，時鐘到Q延遲總是保持13.5NS不變。當數(shù)據(jù)向臨界轉(zhuǎn)換邊界移動時，Q輸出仍然會變成高電平，但是時鐘到Q延遲會變長。當數(shù)據(jù)到達時間非常接近臨界轉(zhuǎn)換點時，Q延遲與數(shù)據(jù)上升時間與臨界轉(zhuǎn)換點之差的對數(shù)成正比。

該時鐘到輸出延遲的增加值是輸入信號建立時間的函數(shù)，這種增加是亞穩(wěn)態(tài)特性的實質(zhì)。你不能在這個點附近工作，所有的觸發(fā)器都一樣，它會使高速同步設計遭到破壞。解決這個問題的最好方法是心量減少它的發(fā)生，但永遠無法消除它。

時鐘到輸出延遲究竟通達到多大呢?這要看數(shù)據(jù)離臨界轉(zhuǎn)換點有多遠。