頻率合成技術(shù)是現(xiàn)代通訊系統(tǒng)的重要組成部分，他將一個高穩(wěn)定和高準(zhǔn)確度的基準(zhǔn)頻率，經(jīng)過四則運算，產(chǎn)生同樣穩(wěn)定度和基準(zhǔn)度的頻率。分頻器是集成電路中最基礎(chǔ)也是最常用的電路。整數(shù)分頻器的實現(xiàn)比較簡單，可采用標(biāo)準(zhǔn)的計數(shù)器或可編程邏輯器件設(shè)計實現(xiàn)。但在某些場合下，時鐘源與所需的頻率不成整數(shù)倍關(guān)系，此時可采用小數(shù)分頻器進(jìn)行分頻。本文利用VerilogHDL硬件描述語言的設(shè)計方式，通過ModelSimSE開發(fā)軟件進(jìn)行仿真，設(shè)計基于FPGA的雙模前置小數(shù)分頻器。隨著超大規(guī)模集成電路的發(fā)展，利用FPGA小數(shù)分頻合成技術(shù)解決了單環(huán)數(shù)字頻率合成器中高鑒相頻率與小頻間隔之間的矛盾。

1 雙模前置小數(shù)分頻原理

小數(shù)分頻器的實現(xiàn)方法很多，但其基本原理一樣，即在若干個分頻周期中采取某種方法使某幾個周期多計或少計一個數(shù)，從而在整個計數(shù)周期的總體平均意義上獲得一個小數(shù)分頻比，設(shè)要進(jìn)行分頻比為K的小數(shù)分頻，K可表示為：





式中：n,N,X均為正整數(shù)；n為到X的位數(shù)，即K有n位小數(shù)。另一方面，分頻比又可以寫成：





式中：M為分頻器輸入脈沖數(shù)；P為輸出脈沖數(shù)。





令P=10n，則：







以上是小數(shù)分頻器的一種實現(xiàn)方法，即在進(jìn)行10n次N分頻時，設(shè)法多輸入X個脈沖。

2 電路組成

每個周期分頻N+10-n.X，其電路雙模前置小數(shù)分頻器電路由÷N/N+1雙模分頻器、控制計數(shù)器和控制邏輯3部分組成。當(dāng)a點電平為1時，進(jìn)行÷N分頻；當(dāng)a點電平為0時進(jìn)行÷N+1分頻。適當(dāng)設(shè)計控制邏輯，使在10n個分頻周期中分頻器有X次進(jìn)行÷N+1分頻，這樣，當(dāng)從fo輸出10n個脈沖時，在fi處輸入了X.(N+1)+(10n-X).N個脈沖，也就是10n.N+X個脈沖，其原理如圖1所示。





3 小數(shù)分頻器的Verilog-HDL設(shè)計

現(xiàn)通過設(shè)計一個分頻系數(shù)為8.7的分頻器來給出使用VerilogHDL語言設(shè)計數(shù)字邏輯電路的一般設(shè)計方法。這里使用÷8／9雙模前置分頻器，按照前面的分析，可以通過計數(shù)器計數(shù)先做3次8分頻，后做7次9分頻，即可得到平均分頻系數(shù)8.7。由于從N分頻切換到N+1分頻和從N+1分頻切換到N分頻都會產(chǎn)生一個隨時間增長的相位移，如果簡單的先進(jìn)行3次8分頻后做7次9分頻將會產(chǎn)生很大的相位波動?？紤]到該小數(shù)分頻器要進(jìn)行多次8分頻和9分頻，那么就設(shè)法將兩種分頻混合均勻，這種“均勻”工作是通過計數(shù)器來完成的，在這里只討論一位小數(shù)的情況，下面簡要介紹這種混合的方法：

每進(jìn)行一次分頻，計數(shù)值為10減去分頻系數(shù)的小數(shù)部分，各次計數(shù)值累加。若累加結(jié)果小于10，則進(jìn)行N+1分頻，若大于10或等于10，則進(jìn)行N分頻。該例中計數(shù)值為（10－7）＝3，前3次累加結(jié)果都小于10，所以為9分頻，第四次累加結(jié)果為12，則去掉十位數(shù)后累加結(jié)果變?yōu)?，同時進(jìn)行8分頻，表1給出了該分頻器的分頻過程。





若分頻系數(shù)后為兩位小數(shù)，則用100減去分頻系數(shù)的小數(shù)部分。用VerilogHDL設(shè)計÷8/9雙模前置分頻器的描述程序如下：


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4 波形仿真

上述的÷8/9雙模前置分頻器的描述程序經(jīng)ModelSim編譯、時序模擬后，得到的波形如圖2所示。





由圖2可見，當(dāng)reset為0時，分頻器復(fù)位，當(dāng)a為1時，進(jìn)行8分頻，當(dāng)a為0時則進(jìn)行9分頻。





如圖3所示，在前3個時鐘，a值為0，則進(jìn)行9分頻，其后一個時鐘a為1，進(jìn)行8分頻，后兩個脈沖，又進(jìn)行9分頻，后進(jìn)行一次8分頻，然后又進(jìn)行兩次9分頻，最后進(jìn)行一次8分頻。

5 電路實現(xiàn)

FPGA現(xiàn)場可編程門陣列（FieldProgrammableGateArray）是20世紀(jì)80年代中期出現(xiàn)的高密度可編程邏輯器件。FPGA及其軟件系統(tǒng)是開發(fā)數(shù)字電路的最新技術(shù)。他利用EDA技術(shù)，以電路原理圖、硬件描述語言、狀態(tài)機等形式輸入設(shè)計邏輯；他提供功能模擬、時序仿真等模擬手段，在功能模擬和時序仿真度滿足要求后，經(jīng)過一系列的變換，將輸入邏輯轉(zhuǎn)換成FPGA器件的編程文件，以實現(xiàn)專用集成電路。本設(shè)計選用Xilinx公司推出的90nm工藝制造的現(xiàn)場可編程門陳列Spartan-3來設(shè)計小數(shù)分頻器，體積減小，可靠性提高。

6 結(jié)語

采用前置雙頻分頻器設(shè)計的小數(shù)分頻器，小數(shù)分頻器的精度受控制計數(shù)器的影響，當(dāng)n值為100時，小數(shù)分頻的精度達(dá)到1/100；當(dāng)n值為1000時，小數(shù)分頻的精度達(dá)到1/1000；依此類推。FPGA有相當(dāng)豐富的硬件資源，因此可以用FPGA設(shè)計高精度的小數(shù)分頻器。采用FPGA組成的數(shù)字頻率合成器，單環(huán)鑒相頻率達(dá)100MHz以上，分辨率可達(dá)10－6。這種小數(shù)分頻器得到了廣泛的應(yīng)用，例如，對圖象采集系統(tǒng)中的行分頻和列分頻的設(shè)計，就可以應(yīng)用本分頻器電路作為時鐘發(fā)生器。