賽靈思ISE 13.2增加重置功能，提高28nm FPGA驗證效率
[導讀]可編程平臺廠商賽靈思公司（Xilinx,Inc.）近日宣布推出最新版 ISE® 13.2 設計套件，為28nm 7系列產(chǎn)品，包括將于近期面世的Virtex-7 VX485T提供支持。同時，最新版本的ISE設計套件將采用堆疊硅片互聯(lián)技術構建的業(yè)
可編程平臺廠商賽靈思公司（Xilinx,Inc.）近日宣布推出最新版 ISE® 13.2 設計套件，為28nm 7系列產(chǎn)品，包括將于近期面世的Virtex-7 VX485T提供支持。同時，最新版本的ISE設計套件將采用堆疊硅片互聯(lián)技術構建的業(yè)界最高密度的 Virtex®-7 2000T 器件的設計性能提高了 25%。最新版 ISE 軟件還增強了 PlanAhead™ 設計分析工具的功能，不僅為 Virtex-7 和 Kintex-7 提供部分重配置功能支持，而且其前端到后端綜合項目管理環(huán)境提高了 Spartan®-6 FPGA、Virtex-6 FPGA 以及所有三個 7 系列產(chǎn)品的設計效率，包括為低成本的 Artix-7 系列提供初期支持。
利用 PlanAhead 工具提高工作效率
屢獲殊榮的 ISE 設計套件可為設計人員提供所需的工具，并幫助他們促進全球設計團隊協(xié)同設計，快速獲得關鍵設計考慮事項的反饋，掌握 XPower 評估工具實現(xiàn)低功耗優(yōu)化的最佳實踐方法，通過智能時鐘門控技術降低動態(tài)功耗。所有這些都能通過 PlanAhead 工具實現(xiàn)。
PlanAhead 工具已由業(yè)界一流的 I/O 引腳規(guī)劃器和布局規(guī)劃器演進為一種可加速投產(chǎn)的綜合開發(fā)環(huán)境，其獨特的前端到后端綜合環(huán)境，可對 RTL 開發(fā)、IP 集成、驗證、綜合、布局布線等每個設計階段進行設計分析。最終實現(xiàn)功耗、資源利用和性能的快速整合，并減少耗時的設計迭代次數(shù)。
賽靈思軟件和工具高級市場營銷總監(jiān) Tom Feist 表示：“PlanAhead 的一大優(yōu)勢在于將創(chuàng)新設計、分析、規(guī)劃和實現(xiàn)緊密結合在一起，顯著提高了設計效率。就傳統(tǒng) FPGA 流程而言，有關關鍵設計參數(shù)的反饋只有在設計流程末期才能獲得。而賽靈思將繼續(xù)高度關注綜合和布局布線的運行時間問題，同時我們也認識到減少設計迭代次數(shù)同樣是加速開發(fā)進程的關鍵所在。確保每次運行時序一致性的預先設計分析和設計保存流程對于我們新型 7 系列器件的客戶來說至關重要?！?BR>
PlanAhead 工具的增強功能包括新型時鐘域互動報告、提示信息語言的本地化以及針對 7 系列倒裝片 BGA (FFG) 封裝的同步轉(zhuǎn)換輸出 (SSO) 支持。升級后的 XPower (XPE) 評估工具使設計人員能夠高度準確地預測功耗，賽靈思與TSMC合作開發(fā)的高介電層金屬閘(HKMG) 高性能低功耗工藝技術與全系列產(chǎn)品所采用的統(tǒng)一 FPGA 架構相結合，實現(xiàn)了同類最低的FPGA功耗，滿足典型的設計需求。
即插即用 IP 計劃持續(xù)向前發(fā)展
為進一步推進賽靈思的即插即用 IP 計劃，ISE 13.2 設計套件在 CORE Generator™ 系統(tǒng)中提供了 AXI(Advance eXtensible Interface) 互聯(lián)支持，以構建性能更高的點對點架構。設計團隊如果構建了自己的符合 AXI 協(xié)議的 IP ，那么就能利用可選的 AXI BFM（總線功能模型）驗證 IP 來仿真 AXI 互聯(lián)協(xié)議，從而可輕松確保所有接口事件處理都能正確運行（參見《用戶指南：AXI 總線功能模型v1.1》）。AXI BFM 目前在 ISim 以及 Cadence、Mentor 和 Synopsys 等仿真器中可用。用戶現(xiàn)在還能在面向 Virtex-6和 Spartan-6 FPGA 的設計中通過嵌入式開發(fā)套件來訪問 AXI_PCIe 核。此外，嵌入式開發(fā)套件中的 ChipScope™ AXIMonitor 核還能監(jiān)控 AXI3 接口，并提供可選的 AXI 協(xié)議檢查器。AXI 協(xié)議檢查器圍繞 ARM SystemVerilog Assertions（SVA）而設計，可支持 39 個 Ready/Valid 握手協(xié)議檢查。如需了解有關賽靈思采用 AXI 的更多信息，請參閱白皮書：AXI4 互聯(lián)為即插即用 IP 的發(fā)展鋪平了道路。
第四代部分重配置功能
PlanAhead 現(xiàn)在還向 Kintex-7 和 Virtex-7 系列提供部分重配置支持。部分重配置功能不僅能動態(tài)修改邏輯模塊，同時還可確保其余邏輯的運行不受干擾。這就意味著設計人員能用 Virtex-7或 Kintex-7 器件來構建在運行的同時可執(zhí)行功能置換和遠程更新的靈活的系統(tǒng)。部分重配置功能還能讓設計人員充分利用時分復用技術來實現(xiàn)器件的小型化或減少器件的使用數(shù)量，從而顯著縮減板級空間并實現(xiàn)比特流存儲的最小化，進而降低成本和減小設計尺寸。器件的小型化及使用數(shù)量的減少還有助于降低系統(tǒng)功耗，同時，置換出高功耗的任務還能最大程度地降低 FPGA 的動態(tài)功耗。將于今年晚些時候推出的最新版 ISE 設計套件將支持 Artix-7 系列，屆時賽靈思將首次實現(xiàn)在同代產(chǎn)品中為所有 FPGA 系列提供部分重配置功能。
供貨情況與定價
支持 32 位和 64 位Windows 7 操作系統(tǒng)的ISE 13 設計套件的各種版本將立即供貨，邏輯版本起價為 2,995 美元?？蛻艨梢詮?strong>賽靈思網(wǎng)站上免費下載全功能 30 天評估版本。
利用 PlanAhead 工具提高工作效率
屢獲殊榮的 ISE 設計套件可為設計人員提供所需的工具，并幫助他們促進全球設計團隊協(xié)同設計，快速獲得關鍵設計考慮事項的反饋，掌握 XPower 評估工具實現(xiàn)低功耗優(yōu)化的最佳實踐方法，通過智能時鐘門控技術降低動態(tài)功耗。所有這些都能通過 PlanAhead 工具實現(xiàn)。
PlanAhead 工具已由業(yè)界一流的 I/O 引腳規(guī)劃器和布局規(guī)劃器演進為一種可加速投產(chǎn)的綜合開發(fā)環(huán)境，其獨特的前端到后端綜合環(huán)境，可對 RTL 開發(fā)、IP 集成、驗證、綜合、布局布線等每個設計階段進行設計分析。最終實現(xiàn)功耗、資源利用和性能的快速整合，并減少耗時的設計迭代次數(shù)。
賽靈思軟件和工具高級市場營銷總監(jiān) Tom Feist 表示：“PlanAhead 的一大優(yōu)勢在于將創(chuàng)新設計、分析、規(guī)劃和實現(xiàn)緊密結合在一起，顯著提高了設計效率。就傳統(tǒng) FPGA 流程而言，有關關鍵設計參數(shù)的反饋只有在設計流程末期才能獲得。而賽靈思將繼續(xù)高度關注綜合和布局布線的運行時間問題，同時我們也認識到減少設計迭代次數(shù)同樣是加速開發(fā)進程的關鍵所在。確保每次運行時序一致性的預先設計分析和設計保存流程對于我們新型 7 系列器件的客戶來說至關重要?！?BR>
PlanAhead 工具的增強功能包括新型時鐘域互動報告、提示信息語言的本地化以及針對 7 系列倒裝片 BGA (FFG) 封裝的同步轉(zhuǎn)換輸出 (SSO) 支持。升級后的 XPower (XPE) 評估工具使設計人員能夠高度準確地預測功耗，賽靈思與TSMC合作開發(fā)的高介電層金屬閘(HKMG) 高性能低功耗工藝技術與全系列產(chǎn)品所采用的統(tǒng)一 FPGA 架構相結合，實現(xiàn)了同類最低的FPGA功耗，滿足典型的設計需求。
即插即用 IP 計劃持續(xù)向前發(fā)展
為進一步推進賽靈思的即插即用 IP 計劃，ISE 13.2 設計套件在 CORE Generator™ 系統(tǒng)中提供了 AXI(Advance eXtensible Interface) 互聯(lián)支持，以構建性能更高的點對點架構。設計團隊如果構建了自己的符合 AXI 協(xié)議的 IP ，那么就能利用可選的 AXI BFM（總線功能模型）驗證 IP 來仿真 AXI 互聯(lián)協(xié)議，從而可輕松確保所有接口事件處理都能正確運行（參見《用戶指南：AXI 總線功能模型v1.1》）。AXI BFM 目前在 ISim 以及 Cadence、Mentor 和 Synopsys 等仿真器中可用。用戶現(xiàn)在還能在面向 Virtex-6和 Spartan-6 FPGA 的設計中通過嵌入式開發(fā)套件來訪問 AXI_PCIe 核。此外，嵌入式開發(fā)套件中的 ChipScope™ AXIMonitor 核還能監(jiān)控 AXI3 接口，并提供可選的 AXI 協(xié)議檢查器。AXI 協(xié)議檢查器圍繞 ARM SystemVerilog Assertions（SVA）而設計，可支持 39 個 Ready/Valid 握手協(xié)議檢查。如需了解有關賽靈思采用 AXI 的更多信息，請參閱白皮書：AXI4 互聯(lián)為即插即用 IP 的發(fā)展鋪平了道路。
第四代部分重配置功能
PlanAhead 現(xiàn)在還向 Kintex-7 和 Virtex-7 系列提供部分重配置支持。部分重配置功能不僅能動態(tài)修改邏輯模塊，同時還可確保其余邏輯的運行不受干擾。這就意味著設計人員能用 Virtex-7或 Kintex-7 器件來構建在運行的同時可執(zhí)行功能置換和遠程更新的靈活的系統(tǒng)。部分重配置功能還能讓設計人員充分利用時分復用技術來實現(xiàn)器件的小型化或減少器件的使用數(shù)量，從而顯著縮減板級空間并實現(xiàn)比特流存儲的最小化，進而降低成本和減小設計尺寸。器件的小型化及使用數(shù)量的減少還有助于降低系統(tǒng)功耗，同時，置換出高功耗的任務還能最大程度地降低 FPGA 的動態(tài)功耗。將于今年晚些時候推出的最新版 ISE 設計套件將支持 Artix-7 系列，屆時賽靈思將首次實現(xiàn)在同代產(chǎn)品中為所有 FPGA 系列提供部分重配置功能。
供貨情況與定價
支持 32 位和 64 位Windows 7 操作系統(tǒng)的ISE 13 設計套件的各種版本將立即供貨，邏輯版本起價為 2,995 美元?？蛻艨梢詮?strong>賽靈思網(wǎng)站上免費下載全功能 30 天評估版本。
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