Imec和Atrenta聯(lián)手為3D堆疊芯片開發(fā)先進的規(guī)劃和分割設(shè)計流程，在芯片設(shè)計過程的早期就實現(xiàn)精準(zhǔn)的分塊和原型設(shè)計。這一早期的動作不僅有助于實現(xiàn)低成本的3D系統(tǒng)，還能通過減少設(shè)計迭代的數(shù)量縮短面市時間。從多個方面來說，3D芯片很有吸引力。

傳統(tǒng)芯片體積越小，速度就越快。但縮小體積則會在實際操作中造成嚴重的問題，例如熱性能會讓制成的速度優(yōu)勢喪失。由于熱管理的問題，高密度電路需要更細的導(dǎo)線，導(dǎo)線連接面積的減少又會導(dǎo)致導(dǎo)線電阻增加。而3D芯片則在上述方面表現(xiàn)更好。

3D芯片有兩個主要的設(shè)計優(yōu)勢。第一，芯片面積減小了。第二，導(dǎo)線的平均長度變短，因此處理性能提升。此外，功耗優(yōu)勢也大有提升。3D設(shè)計能顯著降低功耗，縮短導(dǎo)線以實現(xiàn)更少的寄生干擾。減低整體功耗讓熱耗散的難度整體降低，同時也降低了成本。

對于今天通信應(yīng)用而言，帶寬的改善是設(shè)計中另一個主要的因素。3D整合為各層芯片之間的垂直連通創(chuàng)造了新的機遇，讓更高帶寬的總線得以實現(xiàn)。

前方的障礙

3D芯片設(shè)計方面有一些好消息，但也有一些技術(shù)上的阻礙需要克服。制造3D芯片需要額外且復(fù)雜的生產(chǎn)流程，這必然會增加產(chǎn)品出現(xiàn)缺陷的可能性，因此必須實施嚴格的產(chǎn)品質(zhì)量控制。

為了全面實現(xiàn)3D芯片的應(yīng)用優(yōu)勢，設(shè)計方法和工具也必須跟上來。

早期規(guī)劃與模塊分割是設(shè)計3D堆疊裸片這樣的創(chuàng)新應(yīng)用的根本。用于任意系統(tǒng)設(shè)計問題（fronttofront、fronttoback、硅基板、切割技術(shù)選擇、微通孔配置、分割等等）的潛在解決方案正變得多樣化。
在多個全面設(shè)計中識別工程解決方案非常昂貴且耗時。因此在細節(jié)實現(xiàn)開始前的設(shè)計流程早期進行精確層次化與概要設(shè)計就非常有利。

將Atrenta Spy Glass Physical3D概要設(shè)計工具制作出的設(shè)計平面圖與通過Imec開發(fā)的應(yīng)力模型合并之后。設(shè)計師就可以快速訪問不同的scenario，在全面設(shè)計實現(xiàn)之前做出最好的選擇。