FPGA

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FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。

FPGA在線調(diào)試技巧：SignalTap邏輯分析儀與虛擬I/O配置

在FPGA開發(fā)過程中，在線調(diào)試是驗證設(shè)計功能、定位問題的關(guān)鍵環(huán)節(jié)。傳統(tǒng)調(diào)試方法依賴外接邏輯分析儀，存在成本高、操作復(fù)雜、信號易受干擾等問題。而嵌入式調(diào)試工具如SignalTap邏輯分析儀和虛擬I/O（VIO）核，通過JTAG接口直接訪問FPGA內(nèi)部信號，成為現(xiàn)代FPGA調(diào)試的主流方案。

電子設(shè)計自動化
2026-01-21

FPGA SignalTap 邏輯分析儀
Microchip推出SDI IP內(nèi)核與四通道CoaXPress?橋接工具包，進(jìn)一步擴展PolarFire? FPGA智能嵌入式視頻生態(tài)系統(tǒng)

該解決方案協(xié)議棧適用于下一代醫(yī)療、工業(yè)及機器人視覺應(yīng)用，支持廣播級視頻質(zhì)量、SLVS-EC至CoaXPress橋接功能及超低功耗運行

Microchip
2026-01-20

機器人嵌入式 FPGA
賦能工業(yè)、消費及機器視覺：貿(mào)澤開售 ams OSRAM Mira050 NIR增強全局快門圖像傳感器

2026年1月20日 – 專注于引入新品的全球電子元器件和工業(yè)自動化產(chǎn)品授權(quán)代理商貿(mào)澤電子(Mouser Electronics) 即日起開售ams OSRAM的新款Mira050近紅外 (NIR) 增強全局快門圖像傳感器。Mira050是一款緊湊型0.5MP圖像傳感器，專為2D和3D消費類及工業(yè)機器視覺應(yīng)用而設(shè)計。

貿(mào)澤電子
2026-01-20

圖像傳感器機器視覺 FPGA
適用于先進(jìn)SoC、FPGA和微處理器的低電壓、大電流設(shè)計解決方案

本文討論了各種高科技應(yīng)用對先進(jìn)電源解決方案的需求，比如需要多個低壓電源來為DDR、內(nèi)核、I/O設(shè)備等組件供電，而半導(dǎo)體集成度日益提高使得微處理器的耗電量越來越大。為此，業(yè)界迫切需要提升遙測能力，以便對電壓、電流和溫度等參數(shù)進(jìn)行監(jiān)測。本文介紹了一種雙相降壓型穩(wěn)壓器設(shè)計，其中集成了數(shù)字電源系統(tǒng)管理功能，致力于達(dá)成尺寸、效率、環(huán)路穩(wěn)定性和瞬態(tài)響應(yīng)等方面的關(guān)鍵目標(biāo)。

ADI
2026-01-19

微處理器 SoC FPGA
FPGA時序收斂五步法：靜態(tài)時序分析到邏輯重布局的調(diào)試技巧

在FPGA設(shè)計中，時序收斂是決定系統(tǒng)穩(wěn)定性的核心環(huán)節(jié)。面對高速信號（如DDR4、PCIe）和復(fù)雜邏輯（如AI加速器），傳統(tǒng)試錯法效率低下。本文提出"五步閉環(huán)調(diào)試法"，通過靜態(tài)時序分析（STA）、約束優(yōu)化、邏輯重構(gòu)、物理調(diào)整和動態(tài)驗證的協(xié)同，實現(xiàn)時序問題的快速定位與修復(fù)。

電子設(shè)計自動化
2026-01-17

靜態(tài)時序分析 FPGA
FPGA多時鐘域同步方案：異步FIFO深度計算與握手信號設(shè)計

在高速FPGA設(shè)計中，多時鐘域（Multi-Clock Domain, MCD）數(shù)據(jù)傳輸是常見挑戰(zhàn)。異步FIFO作為跨時鐘域通信的核心組件，其深度計算與握手信號設(shè)計直接影響系統(tǒng)穩(wěn)定性。本文從理論建模到工程實現(xiàn)，系統(tǒng)闡述關(guān)鍵設(shè)計要點。

電子設(shè)計自動化
2026-01-17

FIFO 高速FPGA FPGA
FPGA低功耗設(shè)計操作：時鐘門控與電源關(guān)斷的聯(lián)合實現(xiàn)

在AIoT、邊緣計算等場景中，F(xiàn)PGA的功耗已成為制約系統(tǒng)續(xù)航與散熱的關(guān)鍵因素。傳統(tǒng)低功耗設(shè)計多依賴單一技術(shù)，而時鐘門控（Clock Gating）與電源關(guān)斷（Power Shutdown）的聯(lián)合應(yīng)用，可通過動態(tài)管理硬件資源實現(xiàn)功耗的指數(shù)級下降。本文結(jié)合Xilinx UltraScale+與Intel Stratix 10系列FPGA，系統(tǒng)闡述兩種技術(shù)的協(xié)同實現(xiàn)路徑。

電子設(shè)計自動化
2026-01-17

邊緣計算低功耗設(shè)計 AIoT FPGA
基于FPGA的部分重配置技術(shù)：動態(tài)功能更新與資源管理

在航空航天、工業(yè)控制等高可靠性領(lǐng)域，系統(tǒng)需在運行中動態(tài)更新功能以適應(yīng)任務(wù)變化，同時保持未修改模塊的持續(xù)運行。傳統(tǒng)FPGA全片重配置需中斷系統(tǒng)運行，且配置時間長達(dá)數(shù)百毫秒?；贔PGA的部分重配置（Partial Reconfiguration, PR）技術(shù)通過僅更新局部邏輯，實現(xiàn)功能動態(tài)切換與資源高效管理，成為解決這一挑戰(zhàn)的關(guān)鍵方案。

工業(yè)控制
2025-12-22

資源管理 FPGA
Quartus Prime下Cyclone V FPGA片上存儲器資源優(yōu)化與布局策略

在5G通信、工業(yè)控制等高性能嵌入式系統(tǒng)中，Cyclone V FPGA憑借其低功耗與高性價比特性成為主流選擇。其片上存儲器資源（M10K和MLAB）的優(yōu)化配置直接影響系統(tǒng)性能與資源利用率。本文基于Quartus Prime工具鏈，結(jié)合Cyclone V器件特性，提出一套從代碼級到架構(gòu)級的存儲器優(yōu)化與布局策略。

電子設(shè)計自動化
2025-12-22

存儲器 Quartus Prime FPGA
基于Verilog HDL的FPGA數(shù)字電路設(shè)計：時鐘域交叉同步模塊實現(xiàn)與靜態(tài)時序分析

在FPGA數(shù)字電路設(shè)計中，時鐘域交叉（CDC）同步是確保多時鐘系統(tǒng)穩(wěn)定運行的核心技術(shù)。當(dāng)數(shù)據(jù)在異步時鐘域間傳輸時，若未采取有效同步措施，可能導(dǎo)致亞穩(wěn)態(tài)傳播、數(shù)據(jù)丟失或功能錯誤。本文結(jié)合Verilog HDL實現(xiàn)與靜態(tài)時序分析（STA），探討時鐘域交叉同步模塊的設(shè)計方法。

電子設(shè)計自動化
2025-12-22

數(shù)字電路 Verilog FPGA
構(gòu)建一個智能的“乒乓對手”

作為一名本科電氣工程專業(yè)的學(xué)生，我想要一種親身實踐的方式來更多地參與FPGA，因為我一直很享受與ELEC 326在一起的時光。這個項目特別突出，因為我喜歡游戲《pong》，也對游戲中的AI (npc和對手)的運作方式感興趣。

電路設(shè)計項目集錦
2025-12-17

AI ELEC 326 FPGA
多通道PMIC用作單輸出大電流PMIC

當(dāng)今的電子器件，尤其是高性能處理器和FPGA，對電力的需求不斷攀升。在此背景下，電源管理解決方案必須不斷進(jìn)化，以提供更高的電流并確保設(shè)計靈活性。本文探討了如何將多通道電源管理集成電路(PMIC)用作單通道大電流電源。并聯(lián)多個穩(wěn)壓輸出可以提升總電流能力，同時保持嚴(yán)格的電壓調(diào)節(jié)和熱平衡。這種技術(shù)不僅簡化了電源架構(gòu)，而且增強了設(shè)計復(fù)用，減少了電路板空間，并改善了數(shù)字信號處理器、處理器、FPGA和微控制器等復(fù)雜電子器件中的熱分布。

ADI
2025-11-24

處理器數(shù)字信號處理器 FPGA
FPGA實現(xiàn)AES加密算法：狀態(tài)機控制與密鑰擴展實操指南

在數(shù)據(jù)安全需求日益增長的今天，AES（高級加密標(biāo)準(zhǔn)）作為對稱加密算法的代表，憑借其高安全性與高效性，在FPGA硬件加速領(lǐng)域占據(jù)核心地位。本文聚焦AES-256在FPGA上的實現(xiàn)，從狀態(tài)機控制與密鑰擴展兩大核心模塊出發(fā)，結(jié)合Verilog代碼與工程實踐，提供一套可落地的實操方案。

電子設(shè)計自動化
2025-11-23

AES加密算法 FPGA
DDR4控制器設(shè)計：FPGA時序約束與帶寬優(yōu)化方法論

在高速數(shù)據(jù)存儲與處理場景中，DDR4控制器作為FPGA與內(nèi)存之間的橋梁，其時序約束精度與帶寬利用率直接影響系統(tǒng)性能。本文從時序約束核心參數(shù)、PCB布局優(yōu)化、AXI協(xié)議調(diào)優(yōu)三個維度，結(jié)合工程實踐案例，系統(tǒng)闡述DDR4控制器設(shè)計方法論。

電子設(shè)計自動化
2025-11-23

時序約束 DDR4 FPGA
FPGA中并行排序算法設(shè)計：BRAM分配與流水線控制技巧

在實時數(shù)據(jù)處理場景中，F(xiàn)PGA憑借其并行計算能力和硬件可重構(gòu)特性，已成為實現(xiàn)高性能排序算法的核心載體。以金融高頻交易系統(tǒng)為例，其要求在微秒級延遲內(nèi)完成百萬級數(shù)據(jù)排序，傳統(tǒng)CPU架構(gòu)難以滿足需求，而FPGA通過并行排序算法與流水線控制的深度融合，可實現(xiàn)納秒級響應(yīng)。本文將結(jié)合BRAM資源分配策略與流水線控制技術(shù)，探討FPGA并行排序算法的優(yōu)化實現(xiàn)。

電子設(shè)計自動化
2025-11-23

BRAM 并行排序算法 FPGA
基于Basys3的數(shù)字測距儀：采用傳感器和FPGA邏輯，提供快速，準(zhǔn)確，實時的距離測量

你有沒有想過，停車傳感器、障礙物探測機器人，甚至是自動水龍頭等日常設(shè)備是如何如此準(zhǔn)確地測量距離的?我想探索同樣的想法，但使用FPGA來實現(xiàn)，其中一切都發(fā)生在硬件邏輯層面，而不是依賴于微控制器。這個項目就是這樣開始的。

電路設(shè)計項目集錦
2025-11-23

傳感器 Basys3 數(shù)字測距儀 FPGA
光子集成電路與FPGA混合集成的挑戰(zhàn)與突破

光子集成電路（PIC）憑借其高帶寬、低功耗的優(yōu)勢，正成為5G基站、數(shù)據(jù)中心光模塊的核心組件。而FPGA以其靈活可編程特性，在數(shù)字信號處理、通信系統(tǒng)等領(lǐng)域占據(jù)主導(dǎo)地位。兩者的混合集成被視為突破算力與帶寬瓶頸的關(guān)鍵路徑，但技術(shù)融合過程中仍面臨多重挑戰(zhàn)。

通信技術(shù)
2025-11-20

PIC 光子集成電路 FPGA
定制未來，共建生態(tài)，米爾出席安路研討會

在數(shù)字化浪潮席卷全球的今天，F(xiàn)PGA技術(shù)正成為驅(qū)動創(chuàng)新的核心引擎。2025年11月12日，米爾出席安路科技2025 AEC FPGA技術(shù)沙龍·北京專場，與技術(shù)專家及行業(yè)伙伴齊聚一堂，探討前沿技術(shù)趨勢，解鎖場景化定制方案，共建開放共贏的FPGA新生態(tài)!

米爾電子
2025-11-13

處理器嵌入式 FPGA
Altera CEO談中國戰(zhàn)略：30年深耕后的“雙向創(chuàng)新”

11月5日，Altera在北京舉辦了媒體溝通會。這是自英特爾旗下FPGA業(yè)務(wù)被私募股權(quán)公司銀湖資本收購多數(shù)股權(quán)并重新以“Altera”之名獨立運營后，其新任CEO在中國的首次公開亮相。

蔡璐
2025-11-10

FPGA
米爾與安路聯(lián)合亮相VisionChina 2025，共推FPGA視覺方案

2025年10月28日，由機器視覺產(chǎn)業(yè)聯(lián)盟主辦的“2025深圳機器視覺展暨機器視覺技術(shù)及工業(yè)應(yīng)用研討會(Vision China)”在深圳國際會展中心(寶安)9號館隆重啟幕。展會以“VISION+AI賦能電子制造升級”為主題，聚焦人工智能與機器視覺技術(shù)在電子制造全產(chǎn)業(yè)鏈中的融合與創(chuàng)新，集中展示AI技術(shù)在提升視覺系統(tǒng)能力、突破行業(yè)應(yīng)用瓶頸方面的前沿成果與解決方案。

米爾電子
2025-10-31

機器視覺 AI FPGA

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FPGA

FPGA在線調(diào)試技巧：SignalTap邏輯分析儀與虛擬I/O配置

Microchip推出SDI IP內(nèi)核與四通道CoaXPress?橋接工具包，進(jìn)一步擴展PolarFire? FPGA智能嵌入式視頻生態(tài)系統(tǒng)

賦能工業(yè)、消費及機器視覺：貿(mào)澤開售 ams OSRAM Mira050 NIR增強全局快門圖像傳感器

適用于先進(jìn)SoC、FPGA和微處理器的低電壓、大電流設(shè)計解決方案

FPGA時序收斂五步法：靜態(tài)時序分析到邏輯重布局的調(diào)試技巧

FPGA多時鐘域同步方案：異步FIFO深度計算與握手信號設(shè)計

FPGA低功耗設(shè)計操作：時鐘門控與電源關(guān)斷的聯(lián)合實現(xiàn)

基于FPGA的部分重配置技術(shù)：動態(tài)功能更新與資源管理

Quartus Prime下Cyclone V FPGA片上存儲器資源優(yōu)化與布局策略

基于Verilog HDL的FPGA數(shù)字電路設(shè)計：時鐘域交叉同步模塊實現(xiàn)與靜態(tài)時序分析

構(gòu)建一個智能的“乒乓對手”

多通道PMIC用作單輸出大電流PMIC

FPGA實現(xiàn)AES加密算法：狀態(tài)機控制與密鑰擴展實操指南

DDR4控制器設(shè)計：FPGA時序約束與帶寬優(yōu)化方法論

FPGA中并行排序算法設(shè)計：BRAM分配與流水線控制技巧

基于Basys3的數(shù)字測距儀：采用傳感器和FPGA邏輯，提供快速，準(zhǔn)確，實時的距離測量

光子集成電路與FPGA混合集成的挑戰(zhàn)與突破

定制未來，共建生態(tài)，米爾出席安路研討會

Altera CEO談中國戰(zhàn)略：30年深耕后的“雙向創(chuàng)新”

米爾與安路聯(lián)合亮相VisionChina 2025，共推FPGA視覺方案

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