摘要：給出了一種基于FPGA的多波束成像聲納整機的硬件電路設計方案，介紹了該方案中各分系統(tǒng)的具體電路實現(xiàn)，以Xilinx公司的FPGA芯片作為核心器件，根據干端PC下發(fā)的控制指令實現(xiàn)對180個基元的發(fā)射接收電路的控制，完成數(shù)字波束形成，并將波束數(shù)據通過千兆網上傳至干端PC進行顯示。系統(tǒng)電路設計簡潔，具有較強的靈活性和擴展性。文中介紹了系統(tǒng)的硬件架構，論證了多波束成像聲納系統(tǒng)接收前端和數(shù)字信號處理模塊的硬件設計方案。實際測試結果表明，系統(tǒng)能夠清晰地對水底地形特征進行實時成像，具有15幀/s的刷新率。

引言

多波束成像聲納利用了數(shù)字成像技術，在海底探測范圍內形成距離一方位二維聲圖像，具有很高的系統(tǒng)穩(wěn)定性和很強的信號處理能力。但是由于數(shù)字成像系統(tǒng)數(shù)據運算量大、需要實時成像等特點，對處理器性能要求很高。隨著適用于并行處理的現(xiàn)場可編程門陣列(FPGA)器件的快速發(fā)展，采用大規(guī)模FPGA為核心處理器的圖像聲納，在提高了整體性能的同時，其系統(tǒng)結構也更加簡單。

1 系統(tǒng)概況

該成像聲納的電路系統(tǒng)處于一個密封的水密艙內部，由180路基元的收發(fā)模塊、實時信號處理模塊、數(shù)據傳輸與控制模塊、電源模塊以及接口板和一些連接器組成。具體聲納頭內部的構成如圖1所示。

圖中深色部分為聲納的發(fā)射和接收聲基陣。系統(tǒng)工作時，通過發(fā)射聲基陣將發(fā)射模塊產生的震蕩信號轉換成脈沖聲波發(fā)射出去，信號在水底形成反射，反射的聲波信號再經接收聲基陣轉換為電信號，進入接收電路。接收聲基陣具有180個基元，每個基元輸出的回波信號通過接口板進入接收電路進行信號的調理與采集。采集后的180路數(shù)字信號再進入信號處理模塊，該模塊對采集數(shù)據進行復解調、抽樣和數(shù)字濾波等一系列的處理，實現(xiàn)數(shù)字波束形成以及控制千兆網傳輸系統(tǒng)上發(fā)最終的波束數(shù)據。同時干端PC實時下發(fā)控制命令，對發(fā)射接收電路和波束形

成過程進行控制。電源模塊則負責給成像聲納系統(tǒng)中各個分模塊供電。該系統(tǒng)的功能框圖如圖2所示。

2 系統(tǒng)硬件模塊設計

2.1 發(fā)射接收模塊設計

發(fā)射接收電路性能的好壞直接影響了多波束聲納成像的質量。發(fā)射接收模塊的原理框圖如圖3所示。

功放電路在由頻率合成器產生的工作頻率信號、脈寬控制電路和功率控制電路的共同作用下，產生不同強度、不同脈寬的振蕩信號，此信號加載在發(fā)射基陣上，轉換成脈沖波發(fā)射出去。接收基陣通過FPGA的控制信號同步地將聲納回波轉換成電信號，送入接收機前端的調理采集電路中進行小信號的前置放大、TVG/AGC放大、濾波和采集等處理，產生180通道的數(shù)字信號。FPGA根據PC下發(fā)的指令控制增益控制放大模塊和ADC模塊，對信號進行時間增益放大和自動增益控制。

2.2 數(shù)字信號處理及傳輸模塊設計

根據設計要求，數(shù)字信號處理及傳輸模塊主要實現(xiàn)對回波數(shù)據進行波束形成，以及通過千兆網口上發(fā)波束數(shù)據和下發(fā)PC端的控制命令。該模塊電路的總體框圖如圖4所示。

聲納接收模塊的信號調理采集電路同時采集各接收陣元的回波信號，產生180路數(shù)字差分信號。在數(shù)信號處理模塊中，對采集的信號依次作復解調、濾波抽取和波束形成等處理，最終輸出512個波束數(shù)據。具體的信號處理流程如圖5所示。

本系統(tǒng)采用Xilinx公司Virtex 6的XC6VLX550T芯片作為實時數(shù)據處理及波束形成的核心器件。實際算法所需的資源數(shù)量和XC6VLX550T的資源數(shù)量略——編者注。

數(shù)字信號處理模塊輸出的波束在100 m的量程范圍內具有58.007 Mbps的數(shù)據傳輸率，本系統(tǒng)采用2倍以上的設計余量，通過千兆網來實現(xiàn)波束數(shù)據的網絡傳輸。設計中采用Xilinx公司的Vitex-5 FX70T的FPGA為平臺，基于該芯片內部的PowerPC440硬核處理器，在該處理器上移植VxWorks操作系統(tǒng)，完成數(shù)據的網絡傳輸功能。片上系統(tǒng)的設計框圖如圖6所示。

PowerPC440處理器利用PLB總線控制外圍設備IP核，將FIFO中的波束數(shù)據通過NPI接口搬移到DDR2中，達到一定的數(shù)據量后，再通過DMA通道將數(shù)據從千兆以太網發(fā)送出去。由于FPGA內部BlockRAM的容量無法滿足VxWorks對存儲空間的需求，因此使用一片32 MB的FLASH來存儲VxWo rks映像和引導程序，以及一片256 MB的DDR為其提供運行程序的空間，RS232串口作為調試時的輸入/輸出。

該模塊通過千兆網口可以接收到干端PC下發(fā)的控制命令，實現(xiàn)對發(fā)射接收模塊、信號調理采集模塊、信號處理及波束形成模塊和千兆網數(shù)據傳輸?shù)饶K的控制。

2.3 系統(tǒng)電源設計

根據系統(tǒng)技術指標要求，多波束成像聲納的電源由干端電源盒產生的48 V直流電壓供應，通過電纜傳輸?shù)剿侣暭{頭內部的電源板上。電源板對系統(tǒng)中各模塊供電，既要達到功耗要求，又要滿足各模塊之間的電源隔離。因此電源板中采用了磚形隔離模塊，產生了發(fā)射機所需的+95 V、+15 V和+5 V，以及接收機所需的±5.5 V、+2.1V。其中發(fā)射機電源地和接收機電源地隔離，以避免發(fā)射機噪聲通過地信號進入接收機中。

接收機所需的電源通過板間接線從電源板連到數(shù)字信號處理板上。調理采集板所需的電源信號則從數(shù)字信號處理板通過層間接插座向各個調理采集小板分發(fā)。在每塊調理采集小板上，上述電源信號經過低噪音的LDO線性低壓降電源芯片進行穩(wěn)壓。

數(shù)字信號處理板的電源地和調理采集板的電源地通過磁珠在電源板上單點共接。數(shù)字信號處理板中電流的回流路徑比調理采集板中電流的回流路徑短，數(shù)字部分的地相對于系統(tǒng)地的阻抗更低，因此數(shù)字信號處理板地上的噪聲不能通過電流回流到信號調理采集板中，從而避免了模擬信號受到數(shù)字信號的干擾。從電源板過來的電源信號在數(shù)字信號處理板上通過LT公司的LTM4600進行電平轉換，得到FPGA及其外嗣設備所需的電源信號。

2.4 系統(tǒng)架構設計

如上所述，本系統(tǒng)的硬件平臺由發(fā)射機、信號調理采集板、數(shù)字信號處理板、電源板以及一些接口板和連接器件組成。系統(tǒng)工作時，聲納回波信號從接收基陣上通過轉接板傳輸?shù)礁髡{理采集板中進行采集，完成采集后的信號再通過板對板層疊連接器匯總到數(shù)字信號處理板中做波束形成處理，最后波束數(shù)據從以太網口輸出，通過千兆網傳輸線上傳到干端PC進行成像顯示，按照這種信號通路來設計系統(tǒng)硬件平臺的架構。

在設計時，為了減小系統(tǒng)體積和設計風險，將180路信號調理采集模塊分成6塊小板實現(xiàn)，每塊調理采集小板按照32路設計。6塊小板分成兩個區(qū)，每個區(qū)層疊三層，并通過1 mm腳間距的層疊連接器將小板上采集的信號傳輸?shù)綌?shù)字信號處理板上。發(fā)射機放置在聲納頭部，和聲納艙中的接收模塊隔離，以減小相互之間的信號干擾。電源板為系統(tǒng)中發(fā)熱量最大的設備，方案中將電源板放在系統(tǒng)最頂部，板上的各電源模塊緊貼聲納頭壁，在系統(tǒng)運行時可以將電源板產生的熱量及時地引導到機殼上，散發(fā)到周同的水體中。系統(tǒng)的整體架構如圖7所示。

6塊調理小板的電路結構完全一致，通過層間接插座傳遞信號。接插座的層疊設計需要滿足在調理板堆疊次序任意的情況下，使得不同的板層輸出不同通道的采集信號。圖8為層疊結構示意圖，圖中F1、F2、F3分別代表不同接插座所在層為第一層、第二層和第三層，TOP和BOTT OM則表示接插座布于同層板的不同面。裝配時，上一層板的BOTTOM插座接下一層板的TOP插頭，第一層板的BOTTOM插座插在數(shù)字信號處理板的插頭上。圖中每一層板的TOP和BOTTOM接插座上具有相同網絡標號的引腳在電氣上是相連的，如P5的“1”號引腳和P6的“3”號引腳在電氣上屬于同一網絡“A”。

現(xiàn)不妨假設每一層板采集兩個通道的信號，各層板采集的兩個通道信號分別輸入到插頭P1、P3和P5的2、6腳(標有黑色圈)，再由P2、P4和P6插座依次傳遞到母板上。如圖所示，三層板總共采集和傳輸了6個通道的信號：A、B、C、D、E和F。第一層板采集到通道A和通道D的信號，第二層板采集到通道B和通道E的信號，第三層板采集到通道C和通道F的信號。第三層板上TOP插頭和第一層板的BOTTOM插座信號對應關系完全一致。最后調試的時候，只要對應好網絡便可以在任何一層板的接插座上測試到每一層板上兩個通道采集的數(shù)據。

本系統(tǒng)中各層調理采集板采集32個通道的數(shù)據，通過6塊層疊接插座實現(xiàn)板間信號的傳輸。

3 系統(tǒng)顯控設計

干端軟件有控制和顯示的功能，控制部分主要是通過網口向水下設備發(fā)送控制命令，顯示部分則是將波束形成后的數(shù)據經過處理后呈現(xiàn)圖像，實現(xiàn)聲納成像的功能?？紤]到圖像顯示的速度，采用多線程工作模式，分別創(chuàng)建數(shù)據接收線程和數(shù)據顯示線程，同時完成成像功能。

干端主控軟件對外數(shù)據接口有網口和串口兩種，以太網口主要傳輸控制命令、參數(shù)及圖形數(shù)據，三路RS232串口分別接收來自外部的定位信息如測深儀、GPS、姿態(tài)儀等。

干端主控軟件接收到的波束數(shù)據為方位一距離向的二維數(shù)組，即原始一幀數(shù)據為矩形圖像，其中方位向為512個波束值。而實際的數(shù)據為扇形的，以接收點為圓心，512個波束值為同一距離90度扇形上的點。所以在進行圖像顯示的時候需要將原始數(shù)據進行轉換。具體的轉換過程如圖9所示。設原始矩形中的點(j，k)，經過轉換算法后對應扇形圖像上點的坐標為(x，y)，方位角α(單位弧度)，則：

其中width為扇形角對應的弦長，t為圖像上近場盲區(qū)中的像素點數(shù)，pointnum為最大量程接收到的距離向上的點數(shù)，則pointnum+t表示對應最大量程時圖像距離向上的像素點。

4 測試結果及分析

測試信號為脈沖調制正弦波，信號脈寬為0.2 ms，脈沖重復周期為67 ms，測試結果表明系統(tǒng)可正常工作，PC端顯示出測試信號所形成的512個波束，根據信號的幅度變化，窗口內的條紋信號也可相應低由暗到明。

綜合測試結果，水下被測目標清晰可見，其外形尺寸和實物十分吻合，系統(tǒng)性能優(yōu)良。

結語

文中給出了一種基于FPGA的多波束成像聲納整機的系統(tǒng)設計方案。該系統(tǒng)基于Xilinx公司的FPGA芯片，根據干端PC下發(fā)的控制指令對180個基元的發(fā)射接收電路進行控制，實現(xiàn)對180路通道的水聲信號的調理和采集，完成數(shù)字波束形成，并將波束數(shù)據通過千兆網上傳至干端PC進行顯示。該系統(tǒng)架構緊湊，整機集成度高，且測試結果表明該系統(tǒng)性能優(yōu)良，可滿足實際的水下目標探測的需要。