全球可編程平臺(tái)領(lǐng)導(dǎo)廠商賽靈思公司宣布推出第四代部分可重配置設(shè)計(jì)流程，以及智能時(shí)鐘門(mén)控技術(shù)的多項(xiàng)全新強(qiáng)化方案，可針對(duì)Virtex™®-6 FPGA設(shè)計(jì)中BRAM(block-RAM)降低24%的動(dòng)態(tài)功耗。設(shè)計(jì)人員即日起即可下載ISE12.2設(shè)計(jì)套件，利用其簡(jiǎn)便易用、直觀的部分可重配置設(shè)計(jì)流程，進(jìn)一步降低功耗和整體系統(tǒng)成本。同時(shí)，最新推出的ISE版本還可提供一項(xiàng)低成本仿真方案， 支持嵌入式設(shè)計(jì)流程。

賽靈思 ISE 設(shè)計(jì)套件高級(jí)市場(chǎng)營(yíng)銷總監(jiān) Tom Feist 指出：“由于系統(tǒng)日趨復(fù)雜，如今的設(shè)計(jì)人員往往需要以更少的資源實(shí)現(xiàn)更高的目標(biāo)，而FPGA的可配置能力加上其固有的可編程性，使其成為設(shè)計(jì)人員的一項(xiàng)重要資產(chǎn)。賽靈思FPGA一直以來(lái)就支持部分可重配置功能，并且具備現(xiàn)場(chǎng)編程和重編程的高度靈活性。在成本、開(kāi)發(fā)板容量及功耗均面臨嚴(yán)苛限制的今天，行業(yè)需要更高效更經(jīng)濟(jì)的設(shè)計(jì)方案在競(jìng)爭(zhēng)中取得優(yōu)勢(shì)，這就是為什么賽靈思一直致力于讓設(shè)計(jì)流程更加容易的重要因素?！?/P>

部分可重配置技術(shù)具備可即時(shí)調(diào)整的高度靈活性，可以大幅擴(kuò)充單一FPGA的容量。在器件運(yùn)行中，設(shè)計(jì)人員可對(duì)FPGA某些區(qū)域進(jìn)行重新編程，藉此加入新的功能，而器件其余部分正在運(yùn)行的應(yīng)用則完全不會(huì)受到任何影響。例如，用戶開(kāi)發(fā)無(wú)線光傳輸網(wǎng)絡(luò)方案，少用30-45%的資源就可以實(shí)現(xiàn)多端口多路復(fù)用器/轉(zhuǎn)發(fā)器的功能，而軟件無(wú)線電(SDR)解決方案可以在不干擾其他波形繼續(xù)運(yùn)行的同時(shí)動(dòng)態(tài)交換通信波形，而且也無(wú)需改用更大或是額外的器件。部分可重配置技術(shù)還可以幫助設(shè)計(jì)人員有效的管理功耗，當(dāng)系統(tǒng)無(wú)需在最高性能運(yùn)行時(shí)，可以使用低能耗的方式來(lái)替代高能耗功能運(yùn)行。

賽靈思采用更直觀的設(shè)計(jì)流程以及界面，使其第四代部分可重配置技術(shù)更加易于使用。其中包括一個(gè)經(jīng)進(jìn)一步改進(jìn)的時(shí)序約束和時(shí)序分析流程，自動(dòng)插入代理邏輯以橋接靜態(tài)和可重配置部分，并具備完整的設(shè)計(jì)時(shí)序收斂和仿真功能。ISE12 使得設(shè)計(jì)人員可以應(yīng)用Virtex-4, Virtex-5 和Virtex-6器件，實(shí)現(xiàn)各種部分可重配置應(yīng)用。

針對(duì)降低BRAM功耗，時(shí)鐘門(mén)控技術(shù)不斷創(chuàng)新，為幫助客戶使其設(shè)計(jì)的功耗更有效率，通過(guò)2009年夏季對(duì)PwrLite公司的收購(gòu)，賽靈思增強(qiáng)了其智能時(shí)鐘門(mén)控技術(shù)，降低BRAM動(dòng)態(tài)功耗。通過(guò)一系列獨(dú)特的算法，ISE可以自動(dòng)中斷不必要的邏輯活動(dòng)，這些不必要的邏輯活動(dòng)正是引起耗電的關(guān)鍵因素。通過(guò)在綜合過(guò)后而非在RTL層實(shí)現(xiàn)功耗優(yōu)化，ISE可以降低多達(dá)30%的整體動(dòng)態(tài)功耗。從ISE12.2設(shè)計(jì)套件開(kāi)始，智能時(shí)鐘門(mén)控優(yōu)化也將在簡(jiǎn)單或雙端口模式下，降低專用RAM模塊的功耗。這些模塊提供了幾種啟動(dòng)模式，包括：陣列啟動(dòng)，寫(xiě)入啟動(dòng)，以及輸出時(shí)鐘寄存器啟動(dòng)。大多數(shù)的功耗節(jié)約都來(lái)自陣列啟動(dòng)模式。ISE是唯一可以提供集成于布局布線算法中的細(xì)分化時(shí)鐘門(mén)控優(yōu)化FPGA工具套件，更多信息，請(qǐng)參考賽靈思白皮書(shū)(WP370)：用時(shí)鐘控制門(mén)技術(shù)降低開(kāi)關(guān)功耗 。

針對(duì)嵌入式設(shè)計(jì)提供的仿真支持

ISE Simulator (ISim)現(xiàn)在已可通過(guò)賽靈思 XPS(Xilinx Platform. Studio)和項(xiàng)目導(dǎo)航 (Project Navigator) 工具支持嵌入式設(shè)計(jì)流程，可以讓嵌入式開(kāi)發(fā)人員享受到集成在ISE設(shè)計(jì)套件中的混合語(yǔ)言(VHDL和Verilog)仿真器的優(yōu)勢(shì)。

新版本的ISim具備許多強(qiáng)化生產(chǎn)力的新功能，包括自動(dòng)檢測(cè)，以及用于編輯及查看功能的設(shè)計(jì)存儲(chǔ)列表。新的存儲(chǔ)編譯器 (Memory Editor)可以幫助設(shè)計(jì)人員運(yùn)用圖形化方式查看各種假設(shè)(What-if)情景，而不用重新編譯設(shè)計(jì)就能強(qiáng)制設(shè)定一個(gè)信號(hào)內(nèi)的某個(gè)值或者模板。ISE12還可以讓設(shè)計(jì)人員能夠從波形檢視器中瀏覽HDL源碼。

立即啟動(dòng)設(shè)計(jì)

ISE 12設(shè)計(jì)套件目前正分階段推出，其中面向 Virtex-6 FPGA 設(shè)計(jì)的智能時(shí)鐘門(mén)控技術(shù)已隨5月4日發(fā)布的12.1版本推出;面向 Virtex-6 FPGA 設(shè)計(jì)的部分可重配置技術(shù)隨12.2 版本推出;而 對(duì)AXI4 IP 的支持將隨 12.3 版本推出。ISE 12 套件可與 Aldec、Cadence Design Systems、Mentor Graphics 以及 Synopsys等公司推出的最新仿真和綜合軟件協(xié)同工作。

此外，相對(duì)于前版而言，ISE 12 版軟件的邏輯綜合平均速度提升2倍，大型設(shè)計(jì)實(shí)施運(yùn)行速度加快1.3倍，同時(shí)強(qiáng)化了嵌入式設(shè)計(jì)的方法。