全球可編程平臺領導廠商賽靈思公司宣布推出第四代部分可重配置設計流程，以及智能時鐘門控技術的多項全新強化方案，可針對Virtex™®-6 FPGA設計中BRAM(block-RAM)降低24%的動態(tài)功耗。設計人員即日起即可下載ISE12.2設計套件，利用其簡便易用、直觀的部分可重配置設計流程，進一步降低功耗和整體系統(tǒng)成本。同時，最新推出的ISE版本還可提供一項低成本仿真方案， 支持嵌入式設計流程。

賽靈思 ISE 設計套件高級市場營銷總監(jiān) Tom Feist 指出：“由于系統(tǒng)日趨復雜，如今的設計人員往往需要以更少的資源實現(xiàn)更高的目標，而FPGA的可配置能力加上其固有的可編程性，使其成為設計人員的一項重要資產。賽靈思FPGA一直以來就支持部分可重配置功能，并且具備現(xiàn)場編程和重編程的高度靈活性。在成本、開發(fā)板容量及功耗均面臨嚴苛限制的今天，行業(yè)需要更高效更經濟的設計方案在競爭中取得優(yōu)勢，這就是為什么賽靈思一直致力于讓設計流程更加容易的重要因素?！?/P>

部分可重配置技術具備可即時調整的高度靈活性，可以大幅擴充單一FPGA的容量。在器件運行中，設計人員可對FPGA某些區(qū)域進行重新編程，藉此加入新的功能，而器件其余部分正在運行的應用則完全不會受到任何影響。例如，用戶開發(fā)無線光傳輸網(wǎng)絡方案，少用30-45%的資源就可以實現(xiàn)多端口多路復用器/轉發(fā)器的功能，而軟件無線電(SDR)解決方案可以在不干擾其他波形繼續(xù)運行的同時動態(tài)交換通信波形，而且也無需改用更大或是額外的器件。部分可重配置技術還可以幫助設計人員有效的管理功耗，當系統(tǒng)無需在最高性能運行時，可以使用低能耗的方式來替代高能耗功能運行。

賽靈思采用更直觀的設計流程以及界面，使其第四代部分可重配置技術更加易于使用。其中包括一個經進一步改進的時序約束和時序分析流程，自動插入代理邏輯以橋接靜態(tài)和可重配置部分，并具備完整的設計時序收斂和仿真功能。ISE12 使得設計人員可以應用Virtex-4, Virtex-5 和Virtex-6器件，實現(xiàn)各種部分可重配置應用。

針對降低BRAM功耗，時鐘門控技術不斷創(chuàng)新，為幫助客戶使其設計的功耗更有效率，通過2009年夏季對PwrLite公司的收購，賽靈思增強了其智能時鐘門控技術，降低BRAM動態(tài)功耗。通過一系列獨特的算法，ISE可以自動中斷不必要的邏輯活動，這些不必要的邏輯活動正是引起耗電的關鍵因素。通過在綜合過后而非在RTL層實現(xiàn)功耗優(yōu)化，ISE可以降低多達30%的整體動態(tài)功耗。從ISE12.2設計套件開始，智能時鐘門控優(yōu)化也將在簡單或雙端口模式下，降低專用RAM模塊的功耗。這些模塊提供了幾種啟動模式，包括：陣列啟動，寫入啟動，以及輸出時鐘寄存器啟動。大多數(shù)的功耗節(jié)約都來自陣列啟動模式。ISE是唯一可以提供集成于布局布線算法中的細分化時鐘門控優(yōu)化FPGA工具套件，更多信息，請參考賽靈思白皮書(WP370)：用時鐘控制門技術降低開關功耗 。

針對嵌入式設計提供的仿真支持

ISE Simulator (ISim)現(xiàn)在已可通過賽靈思 XPS(Xilinx Platform. Studio)和項目導航 (Project Navigator) 工具支持嵌入式設計流程，可以讓嵌入式開發(fā)人員享受到集成在ISE設計套件中的混合語言(VHDL和Verilog)仿真器的優(yōu)勢。

新版本的ISim具備許多強化生產力的新功能，包括自動檢測，以及用于編輯及查看功能的設計存儲列表。新的存儲編譯器 (Memory Editor)可以幫助設計人員運用圖形化方式查看各種假設(What-if)情景，而不用重新編譯設計就能強制設定一個信號內的某個值或者模板。ISE12還可以讓設計人員能夠從波形檢視器中瀏覽HDL源碼。

立即啟動設計

ISE 12設計套件目前正分階段推出，其中面向 Virtex-6 FPGA 設計的智能時鐘門控技術已隨5月4日發(fā)布的12.1版本推出;面向 Virtex-6 FPGA 設計的部分可重配置技術隨12.2 版本推出;而 對AXI4 IP 的支持將隨 12.3 版本推出。ISE 12 套件可與 Aldec、Cadence Design Systems、Mentor Graphics 以及 Synopsys等公司推出的最新仿真和綜合軟件協(xié)同工作。

此外，相對于前版而言，ISE 12 版軟件的邏輯綜合平均速度提升2倍，大型設計實施運行速度加快1.3倍，同時強化了嵌入式設計的方法。