根據系統設計要求可知，系統的輸入信號有：各組的搶答按鈕A、B、c、D，系統清零信號CLR，系統時鐘信號CLK，計分復位端RST，加分按鈕 端ADD，計時預置控制端LDN，計時使能端EN，計時預置數據調整按鈕TA、TB；系統的輸出信號有：四個組搶答成功與否的指示燈控制信號輸出 口LEDA、LEDB、LEDC、LEDD，四個組搶答時的計時數碼顯示控制信號若干，搶答成功組別顯示的控制信號若干，各組計分動態(tài)顯示的控制信號 若干。本系統應具有的功能有：第一搶答信號的鑒別和鎖存功能；搶答計時功能；各組得分的累加和動態(tài)顯示功能；搶答犯規(guī)記錄功能。

根據以上的分析，我們可將整個系統分為三個主要模塊：搶答鑒別模塊QDJB；搶答計時模塊JSQ；搶答計分模塊JFQ。對于需顯示的信息，需增 加或外接譯碼器，進行顯示譯碼。考慮到FPGA/CPLD的可用接口及一般H）A實驗開發(fā)系統提供的輸出顯示資源的限制，這里我們將組別顯示和計 時顯示的譯碼器內設，而將各組的計分顯示的譯碼器外接。整個系統的組成框圖如圖所示。

如圖 智力搶答器的組成框圖

系統的工作原理如下：當主持人按下使能端EN時，搶答器開始工作，A、B、C、D四位搶答者誰最先搶答成功則此選手的臺號燈（LEDA～LEDD） 將點亮，并且主持人前的組別顯示數碼管將顯示出搶答成功者的臺號；接下來主持人提問，若回答正確，主持人按加分按鈕ADD，搶答計分模塊 JFQ將給對應的組加分，并將該組的總分顯示在對應的選手計分數碼管JF2_A～JF0_A、JF2_B～JF0 B、JF2_C～JF0_C、JF2_D～JF0_D上。在此過 程中，主持人可以采用計時手段（JSQ），打開計時器使計時預置控制端LDN有效，輸入限制的時間，使計時使能端EN有效，開始計時。完成第 一輪搶答后，主持人清零，接著重新開始，步驟如上。