隨著半導(dǎo)體工藝節(jié)點進入7nm/5nm之后，2.5D/3D IC憑借先進封裝（Interposer、TSV）實現(xiàn)Die - to - Die互連，成為后摩爾時代提升系統(tǒng)效能、縮小芯片面積并整合不同功能的核心驅(qū)動力。然而，2.5D/3D IC的電源完整性面臨諸多挑戰(zhàn)，如高功耗、散熱問題以及熱應(yīng)力形變等。在此背景下，mPower工具憑借其多物理場協(xié)同分析能力，為解決這些問題提供了有效方案。
醫(yī)療電子設(shè)備在現(xiàn)代醫(yī)療中扮演著至關(guān)重要的角色，其電磁兼容性（EMC）設(shè)計直接關(guān)系到設(shè)備的性能、安全性以及患者的健康。醫(yī)療環(huán)境復(fù)雜，存在大量電磁干擾源，如MRI、超聲波設(shè)備等，因此醫(yī)療電子設(shè)備必須具備良好的EMC性能。本文將詳細闡述醫(yī)療電子設(shè)備從電路抗干擾設(shè)計到輻射合規(guī)性測試的全流程。
在數(shù)字集成電路設(shè)計中，時鐘門控技術(shù)是降低動態(tài)功耗的關(guān)鍵手段。隨著芯片規(guī)模和復(fù)雜度的不斷增加，對時鐘門控技術(shù)的優(yōu)化需求也日益迫切。ODCG（Optimized Dynamic Clock Gating）和SDCG（Smart Dynamic Clock Gating）作為先進的時鐘門控技術(shù)，結(jié)合可達性分析，能夠進一步提升時鐘門控的效果，實現(xiàn)更高效的功耗優(yōu)化。
本文探討了電子設(shè)計自動化（EDA）領(lǐng)域中基于引腳間吸引力的時序建模方法。首先介紹了歐式距離損失函數(shù)在時序建模中的應(yīng)用，隨后詳細闡述了如何利用GPU加速技術(shù)優(yōu)化時序建模過程，提高計算效率，并通過實際代碼示例展示了相關(guān)實現(xiàn)。
隨著人工智能技術(shù)的飛速發(fā)展，脈沖神經(jīng)網(wǎng)絡(luò)（SNN）憑借其事件驅(qū)動和高能效的特點，在能源受限的邊緣計算場景中展現(xiàn)出巨大潛力。然而，SNN在邊緣設(shè)備上的廣泛應(yīng)用也面臨著新的安全挑戰(zhàn)，其中基于DRAM位翻轉(zhuǎn)的能耗攻擊成為亟待解決的問題。
在芯片設(shè)計領(lǐng)域，隨著晶體管數(shù)量呈指數(shù)級增長，為百億量級晶體管設(shè)計最優(yōu)布局成為亟待解決的難題。傳統(tǒng)布局方法在精度與效率、局部與整體之間存在沖突，難以滿足現(xiàn)代芯片設(shè)計需求。南京大學(xué)人工智能學(xué)院LAMDA組錢超教授團隊在電子設(shè)計自動化（EDA）領(lǐng)域的突破性成果，為解決這一問題提供了新思路。
隨著大語言模型（LLM）在自然語言處理領(lǐng)域的廣泛應(yīng)用，將其部署到端側(cè)設(shè)備（如智能手機、物聯(lián)網(wǎng)設(shè)備等）成為研究熱點。然而，端側(cè)設(shè)備資源受限，如計算能力、內(nèi)存等，使得大語言模型的直接部署面臨巨大挑戰(zhàn)。為了解決這一問題，本文提出一種基于時空相似性的加速框架，通過輕量級預(yù)測與流水化執(zhí)行，提高大語言模型在端側(cè)的運行效率。
視頻Transformer模型在視頻理解、動作識別等任務(wù)中展現(xiàn)出強大性能，然而其高計算復(fù)雜度和內(nèi)存消耗限制了實際應(yīng)用。為解決這一問題，本文從算法和硬件層面出發(fā)，探討視頻Transformer模型的稀疏化加速方法，包括算法冗余剪枝和硬件并行架構(gòu)設(shè)計。
本文探討基于莫頓編碼的點云神經(jīng)網(wǎng)絡(luò)混合精度量化技術(shù)，重點闡述其硬件加速器設(shè)計思路及能效提升實踐，為點云處理應(yīng)用提供高效解決方案。
隨著摩爾定律逼近物理極限，Chiplet（芯粒）技術(shù)通過將大型SoC（系統(tǒng)級芯片）解構(gòu)為可獨立制造的模塊化芯粒，成為延續(xù)半導(dǎo)體性能提升的關(guān)鍵路徑。然而，Chiplet設(shè)計面臨三大核心挑戰(zhàn)：異構(gòu)芯粒間的互連性能瓶頸、多物理場耦合效應(yīng)的精確建模，以及復(fù)雜架構(gòu)下的自動化設(shè)計效率。比昂芯科技推出的BTD-Chiplet 2.0平臺，通過AI驅(qū)動的自動化布線算法與多物理場仿真引擎，為Chiplet設(shè)計提供了從架構(gòu)探索到物理實現(xiàn)的完整解決方案。
在電子技術(shù)飛速發(fā)展的今天，電源 PCB(印刷電路板)設(shè)計在各種電子設(shè)備中扮演著至關(guān)重要的角色。隨著信號頻率的不斷提高和電路復(fù)雜度的增加，阻抗匹配問題成為影響電源 PCB 性能的關(guān)鍵因素之一。阻抗不連續(xù)現(xiàn)象的出現(xiàn)，會對電源信號的傳輸產(chǎn)生嚴重干擾，導(dǎo)致設(shè)備性能下降，甚至無法正常工作。因此，深入研究電源 PCB 設(shè)計中阻抗不連續(xù)的原因、影響及解決方法，具有重要的理論和實際意義。
隨著半導(dǎo)體工藝進入7nm及以下先進節(jié)點，器件尺寸的持續(xù)縮小導(dǎo)致可靠性問題日益凸顯。其中，負偏壓溫度不穩(wěn)定性（Negative Bias Temperature Instability, BTI）和熱載流子注入（Hot Carrier Injection, HCI）效應(yīng)成為影響芯片長期穩(wěn)定性的關(guān)鍵因素。傳統(tǒng)基于經(jīng)驗?zāi)Ｐ偷目煽啃苑治龇椒ㄒ央y以滿足先進工藝的精度需求，而基于物理機制的仿真與參數(shù)提取技術(shù)成為解決這一難題的核心路徑。本文從BTI/HCI效應(yīng)的物理機制出發(fā)，系統(tǒng)探討先進工藝節(jié)點下的可靠性建模方法，并分析其技術(shù)挑戰(zhàn)與未來方向。
隨著芯片設(shè)計復(fù)雜度的提升，時鐘網(wǎng)絡(luò)功耗已成為系統(tǒng)級功耗的重要組成部分。時鐘門控技術(shù)通過動態(tài)關(guān)閉空閑模塊的時鐘信號，可顯著降低動態(tài)功耗。然而，傳統(tǒng)時鐘門控優(yōu)化方法面臨兩大挑戰(zhàn)：一是如何精準識別時鐘信號的可控性，二是如何在RTL級實現(xiàn)高效的邏輯優(yōu)化。英諾達（Innoveda）推出的ERPE（Efficient RTL Power Engine）工具，通過可達性分析與邏輯引擎的深度融合，為RTL級時序時鐘門控優(yōu)化提供了創(chuàng)新解決方案。
隨著芯片設(shè)計復(fù)雜度的指數(shù)級增長，傳統(tǒng)基于手工編寫的RTL（寄存器傳輸級）代碼開發(fā)模式面臨效率瓶頸。大語言模型（LLM）憑借其強大的自然語言理解與代碼生成能力，為RTL代碼自動化生成提供了全新路徑。本文從需求分析、架構(gòu)設(shè)計、代碼生成到驗證優(yōu)化，系統(tǒng)探討LLM在RTL設(shè)計全流程中的應(yīng)用，并分析其技術(shù)挑戰(zhàn)與未來方向。
隨著數(shù)字集成電路（IC）設(shè)計復(fù)雜度的指數(shù)級增長，傳統(tǒng)布局工具在處理超大規(guī)模設(shè)計時面臨計算效率瓶頸。DREAMPlace作為基于深度學(xué)習(xí)的VLSI布局開源項目，通過引入GPU加速技術(shù)，實現(xiàn)了全局布局與詳細布局階段超過30倍的速度提升。本文以DREAMPlace 4.0版本為核心，解析其GPU加速架構(gòu)設(shè)計、性能優(yōu)化策略及工程實踐。
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