項目概述

　　1.1項目背景

　　示波器(Oscilloscope)是一種能夠顯示電壓信號動態(tài)波形的電子測量儀器。它能夠?qū)r變的電壓信號轉換為時域上的曲線，原來不可見的電氣信號,轉換為在二維平面上直觀可見光信號，由此能夠分析電氣信號的時域性質(zhì)。

　　目前，全球主要的示波器生產(chǎn)廠商都集中在美國，而高端示波器更是被美國Tektronix公司、Agilent公司和LeCory公司所壟斷。如Agilent公司的高性能90000系列Infiniium示波器在4個通道上均達到40-GSPS采樣率，并同時提供超低噪聲的13 GHz全實時示波器帶寬，存儲深度也達到了1Gpts。

　　而國內(nèi)方面，由于在高速模數(shù)轉換器和專用集成電路方面與發(fā)達國家的差距，市場上同類示波器的最高采樣率、模擬帶寬和存儲深度等主要指標還落后很多。本課題是開發(fā)具有自主知識產(chǎn)權的數(shù)字熒光示波器的采集與存儲系統(tǒng)。為高性能采集存儲技術積累開發(fā)經(jīng)驗。同時填補我國數(shù)字熒光示波器的空白以及縮小與國外同類示波器發(fā)展水平的差距。

　　1.2數(shù)字熒光示波器

　　數(shù)字熒光示波器(DPO)是Tektronix公司推出的一種示波器平臺，它具有數(shù)字存儲示波器的各種傳統(tǒng)優(yōu)點，如數(shù)據(jù)存儲和先進的觸發(fā)功能等。同時，它也具有模擬實時示波器的明暗顯示和實時特性，能以數(shù)字形式產(chǎn)生顯示效果優(yōu)于模擬示波器的亮度漸次變化的熒光效果。其結構如圖1所示。

　　數(shù)字存儲示波器因需要微處器理顯示數(shù)據(jù)，導致在顯示兩幅波形之間有一定毫秒級的停滯時間;模擬示波器在回掃時間內(nèi)也不能捕捉波形信息。而DPO的數(shù)據(jù)采集和顯示模塊并行運行，使得DPO能夠在處理顯示數(shù)據(jù)的同時，繼續(xù)采集信號數(shù)據(jù)。同時，與DSO不同的是，DPO是在連續(xù)進行多次采集與處理后再進行一次顯示。由于DPO一般采用專用硬件電路進行采集波形的數(shù)字熒光處理，不再受限于微處理器對數(shù)據(jù)的低速處理，使得波形的更新率有了質(zhì)的提高。所以DPO能夠連續(xù)不斷得捕捉波形的絕大部分細節(jié)，可以完整的反映波形信息，同時也為后續(xù)的分析處理提供了完整的數(shù)據(jù)。如圖2所示。

　　數(shù)字熒光顯示技術的應用使DPO能以不同的亮度或色彩顯示信號在某一特定位置出現(xiàn)的頻率，頻率越高，則亮度越高。數(shù)字熒光處理器一般由專用的硬件電路(高速FPGA或ASIC)構成。與DSO一樣，輸入信號首先經(jīng)放大和A/D變換后得到信號的采樣值，采樣值經(jīng)過數(shù)字熒光處理單元的處理后形成一幅包含波形三維信息的完整波形圖，在不中斷采集過程的情況下，數(shù)字熒光處理單元每秒向波形顯存儲器傳輸約30幅完整的具有熒光顯示效果的波形圖像，在微處理器的控制下，將波形圖像顯示在示波器的熒光屏上，達到模擬示波器的熒光顯示效果。與此同時，微處理器可以并行方式執(zhí)行自動測量及運算等各種功能。

　　DPO每秒鐘捕獲的波形數(shù)可以高達到幾十萬幀，比一般的DSO高幾千倍甚至上萬倍。這種快速波形捕獲速率結合超強的顯示能力，使DPO具有分析信號任何細節(jié)的性能。同時由于采用了數(shù)字處理，又具備數(shù)字存儲示波器的優(yōu)點。

　　1.3項目特點

　　本項目的數(shù)字熒光示波器(DPO，Digital Phosphor Oscilloscope)是最新一代的示波器，它集成了數(shù)字存儲示波器和模擬示波器的優(yōu)點，既有數(shù)字存儲示波器的波形存儲，瞬態(tài)捕獲，負延時觸發(fā)和高級觸發(fā)等功能，又有模擬示波器的實時捕獲，高波形更新率和亮度漸次變化的顯示效果等特性。

　　利用FPGA豐富的邏輯資源和強大的數(shù)據(jù)處理能力，在FPGA模塊中實現(xiàn)主要的DPX模塊，即數(shù)字熒光處理模塊，同時，利用USB接口將處理后的數(shù)據(jù)傳到PC機處理，利用PC機進行進一步的分析處理與顯示。由于采用FPGA設計，系統(tǒng)的復雜度大為降低，也方便升級與更新，同時，可通過USB口對FPGA模塊進行供電，極大的方便了工程師的調(diào)試，使該DPO具有很好的便攜性。

　　總體方案設計與論證

　　虛擬數(shù)字熒光示波器可以簡單描述為這樣一個系統(tǒng)：用戶通過PC機菜單設定采集觸發(fā)參數(shù)，示波器根據(jù)用戶的設定采集數(shù)據(jù)，并將采集到的數(shù)據(jù)做數(shù)字熒光處理，生成波形圖像經(jīng)DPX處理后經(jīng)USB傳送到PC機最后在液晶屏上顯示出來，同時，采集到的數(shù)據(jù)還可以做進一步的分析處理。因此，示波器可以分成兩大部分，一部分負責監(jiān)控命令和波形、菜單的顯示;另一部分負責高速數(shù)據(jù)采集和數(shù)字熒光成像。

　　2.1總體框圖

　　根據(jù)上述分析，制定以下設計方案：該示波器采用FPGA架構，F(xiàn)PGA作為系統(tǒng)控制核心負責監(jiān)控PC機上發(fā)送過來的按鍵命令并根據(jù)當前的工作狀態(tài)發(fā)送相應的采集控制命令給采集模塊，同時還控制著數(shù)字熒光處理模塊生成的波形圖像和控制菜單，另一方面，由于其高速的特點，用于實現(xiàn)高速數(shù)據(jù)采集系統(tǒng)以及數(shù)字熒光處理器。整體實現(xiàn)框圖如圖3所示。其中模數(shù)轉換器、時鐘電路和FPGA共同構成了示波器的采集系統(tǒng)，F(xiàn)PGA內(nèi)部實現(xiàn)DPX模塊，最后通過USB上傳到PC機處理顯示。

　　2.2信號調(diào)理電路

　　信號調(diào)理電路主要由衰減放大電路、耦合控制電路和直流偏置電路組成，由FPGA控制。

　　衰減放大電路調(diào)整輸入波形的幅度范圍，把不同幅度的信號進行衰減或放大以適應屏幕的顯示范圍，便于觀察和測量。

　　耦合控制電路控制輸入信號的耦合方式，分別為交流耦合和直流耦合，在直流耦合方式時，信號的所有分量(交流和直流)都被采集顯示出來，而在交流耦合方式時，信號的直流分量被阻斷，只有交流分量被采集顯示出來。

　　直流偏置電路給信號加入直流分量，可以控制信號在屏幕中上下移動。另外，示波器的輸入阻抗和模擬帶寬也由信號調(diào)理電路所決定。在本項目中，信號調(diào)理電路的輸入阻抗為50歐姆和1M歐姆可選。模擬帶寬為500MHz。

　　2.3數(shù)據(jù)采集系統(tǒng)

　　數(shù)據(jù)采集系統(tǒng)由到模數(shù)轉換器(Analog Digital Convertor, ADC)、時鐘芯片和FPGA中相關采集控制模塊組成。

　　2.3.1模數(shù)轉換

　　本設計選用e2v公司的AT84AD001B模數(shù)轉換器。其接口如圖4所示。該ADC為并行比較結構，速度快，但功耗大。其將兩路ADC集成在一個芯片中，每路ADC最高采樣率達1GHz，量化精度八比特，另外該芯片還支持交織采樣的功能，即同一芯片中的兩路ADC同時采集同一路模擬信號，并且其采樣時鐘相位相反，將這兩路ADC的抽樣數(shù)據(jù)拼接起來可獲得2GSPS的最高采樣率。AT84AD001B的主要特性如下：

　　雙路ADC，每通道采樣率1GSPS，交織采樣模式下可達2GSPS;

　　輸出編碼為格雷碼和二進制編碼可選，支持1：1和1：2復用輸出;

　　支持模擬輸入切換選擇，采樣時鐘選擇;

　　支持增益控制和零電平調(diào)節(jié);

　　采樣率1GSPS時誤比特率不超過

　　串行配置工作模式，源同步時鐘數(shù)據(jù)輸出; [!--empirenews.page--]

　　2.3.2時鐘電路

　　在本項目中，采用了National Semiconductor公司的高精度時鐘管理芯片LMK03033C。其時鐘抖動的均方根值為500飛秒。該芯片內(nèi)置低噪聲鎖相環(huán)并且支持8路時鐘同步輸出，支持串行配置。每路輸出時鐘都帶有可編程的分頻比、延遲調(diào)整和輸出選擇模塊，最高輸出時鐘頻率1GHz，且可在 0 至 2.25ns 的范圍內(nèi)調(diào)節(jié)輸出延時，步進為150ps。該芯片為高速ADC采集數(shù)據(jù)提供了精確的采樣時鐘。接口如圖5所示。

　　2.3.3采集控制和數(shù)據(jù)緩沖

　　模數(shù)轉換器輸出的高速數(shù)字信號在采集控制模塊的控制下寫入數(shù)據(jù)緩沖區(qū)，之后進行數(shù)字熒光處理。如圖6所示。對于高速數(shù)字信號的控制和緩沖一般采用高速數(shù)字電路實現(xiàn)。一種方案是采用專用集成電路(ASIC)實現(xiàn)高速控制和數(shù)據(jù)緩沖。但是，專用集成電路成本極高，而且不能修改，一般用于經(jīng)過充分驗證的，成熟的數(shù)字電路設計。另一種方案是采用高速FPGA。

　　現(xiàn)場可編程門陣列(Field Programmable Gate Array, FPGA)是一種含有可編程元件的設備，其速度一般比專用集成電路慢，但仍快于通用微處理器，適合做高速數(shù)據(jù)控制器。并且FPGA的可編程特性和低廉的價格適合項目初期開發(fā)階段的原型驗證。

　　示波器的采集控制和數(shù)據(jù)緩沖模塊是在FPGA中完成的，該模塊根據(jù)用戶設定的觸發(fā)條件，從無限長的波形信號中截取用戶感興趣的部分來顯示。數(shù)據(jù)存儲系統(tǒng)的存取控制模塊也在FPGA中實現(xiàn)。

　　2.4數(shù)字熒光處理模塊

　　數(shù)字熒光處理單元的主要工作有如下幾個方面：

　　(1) 進行波形的熒光顯示，達到模擬示波器的熒光顯示效果

　　數(shù)字熒光示波器將采集到的波形進行熒光顯示，通過波形亮度顯示長時間內(nèi)信號出現(xiàn)的頻度情況，完整地保留了多個通道波形顯示的亮度層次信息，達到模擬示波器的熒光顯示效果。在某一點的出現(xiàn)頻度越大，該點在熒光屏上顯示的亮度就越大;在某一點的出現(xiàn)頻度越小，該點在熒光屏上顯示的亮度就越小。

　　(2) 網(wǎng)格的調(diào)節(jié)控制

　　當利用數(shù)字熒光示波器觀測信號時，為了觀測精確，需要熒光屏在顯示波形信號的同時顯示網(wǎng)格。

　　(3) 波形熒光顯示亮度的調(diào)節(jié)控制

　　當利用數(shù)字熒光示波器觀測信號時，顯示的波形亮度會直接影響到觀測效果，過亮或者過暗的波形，會使波形的細節(jié)分辨不清，都不利于用戶觀測。因此，需要加入波形熒光顯示亮度的調(diào)節(jié)功能，使用戶可以調(diào)節(jié)熒光屏上顯示的波形亮度，有利于波形觀測。

　　(4) 波形消隱百分比的調(diào)節(jié)控制

　　當利用數(shù)字熒光示波器觀測信號時，有時需要使波形在屏幕上滯留一定的時間后再消失，或者有時需要將出現(xiàn)的波形永遠顯示在熒光屏上，如毛刺等偶發(fā)信號。因此，需要加入波形消隱百分比的調(diào)節(jié)功能，使用戶可以調(diào)節(jié)波形在熒光屏上顯示的持續(xù)時間。

　　(5) 多通道波形的熒光顯示及通道優(yōu)先級的控制

　　當示波器同時觀測多個通道時，不同的通道應該顯示為不同的顏色以示區(qū)分。同時，多個通道同時顯示時，應有優(yōu)先級的區(qū)分，即哪一個通道應該顯示在最上層。用戶應該能夠通過調(diào)節(jié)控制，將最關心的通道波形顯示在所有波形的最上層，便于波形觀測。

　　(6) 滿足數(shù)字熒光示波器實時顯示的要求

　　示波器是一種實時測量儀器，需要滿足波形實時顯示的要求。因此在進行波形的熒光顯示時，要盡量提高處理速度，以提高實時性。

　　本章將首先詳細介紹數(shù)字熒光處理單元的設計思想，并在此基礎上，具體介紹數(shù)字熒光處理單元的設計及實現(xiàn)。

　　由需求分析可知，為了實現(xiàn)波形的熒光顯示，首先需要定時一段時間，將在這段時間內(nèi)采集到的若干次波形進行疊加，并記錄所有波形點出現(xiàn)的頻度。因此數(shù)字熒光處理單元內(nèi)部需要設計一個存儲器，以記錄一段時間內(nèi)所有波形點出現(xiàn)的頻度，稱之為模擬熒光屏存儲器。同時，需要一個波形疊加處理模塊，完成將 若干次波形進行疊加后的頻度存儲到模擬熒光屏存儲器的功能。

　　然后，當定時時間到時，將之前疊加儲存在模擬熒光屏存儲器中的所有單元信息讀出，經(jīng)過顏色轉換形成一幀波形圖像送顯示器進行顯示;同時將讀出的模擬熒光屏存儲器中的所有單元信息進行消隱處理，再寫回模擬熒光屏存儲器。

　　送到顯示器進行顯示的一幀波形圖像是一幅和顯示屏的波形顯示區(qū)具有同樣大小和分辨率的像素圖像。它的原始信息是存儲在模擬熒光屏存儲器中的。模擬熒光屏存儲器實際上是一個二維的動態(tài)數(shù)據(jù)庫。數(shù)據(jù)庫的地址單元是與波形顯示區(qū)的像素點一一對應的。因此數(shù)據(jù)庫的大小由數(shù)字熒光示波器的熒光屏波形顯示區(qū)的總像素點確定。橫軸對應于時間軸，縱軸對應幅度軸。規(guī)定顯示區(qū)的左下角對應數(shù)據(jù)庫的起始單元，其后的數(shù)據(jù)單元按對應屏幕從左到右，從下到上的次序排列。

　　由上可知，整個數(shù)字熒光處理單元應包括五個子單元協(xié)同工作：波形數(shù)據(jù)緩沖存儲器、模擬熒光屏存儲器、波形激活處理模塊、波形消隱處理模塊和顏色轉換處理模塊等，它們共同完成多路波形的數(shù)字熒光處理，并每隔一定時間形成一幀波形圖像輸出給顯示器，同時進行一次消隱處理。各個子單元之間的聯(lián)系如圖8所示。

　　2.5 PC機部分

　　PC機與FPGA經(jīng)USB進行數(shù)據(jù)交互(DPX數(shù)據(jù)與控制信息)，PC機通過USB給FPGA供電，DPX數(shù)據(jù)經(jīng)USB傳到PC機后通過LABwindows處理顯示。