摘要：以FPGA代替?zhèn)鹘y(tǒng)的單片機(jī)和外圍擴(kuò)展芯片，給出了CAN總線通信節(jié)點(diǎn)的詳細(xì)設(shè)計(jì)方案。其中以SJA1000為CAN總線控制器、FPGA為主控制器，設(shè)計(jì)實(shí)現(xiàn)通信節(jié)點(diǎn)的硬件接口電路?；趯?duì)CAN總線控制器的功能分析，并應(yīng)用Verilog語(yǔ)言進(jìn)行軟件設(shè)計(jì)，從而實(shí)現(xiàn)CAN節(jié)點(diǎn)之間的通信功能。

0引言

CAN總線允許高達(dá)1Mbit/s通訊速率，支持多主通訊模式，有高抗電磁干擾性而且能夠檢測(cè)出通信過(guò)程中產(chǎn)生的任何錯(cuò)誤，已被廣泛應(yīng)用到各自動(dòng)化控制系統(tǒng)中。在項(xiàng)目的特殊環(huán)境要求下，CAN總線通信要求使用FPGA作為系統(tǒng)中的主控制器，較之傳統(tǒng)設(shè)計(jì)使用的單片機(jī)，F(xiàn)PGA能夠在速度和體積上有更好的適應(yīng)性。FPGA一方面減少了電路板的復(fù)雜程度，縮短了實(shí)現(xiàn)周期；另一方面，其豐富的資源、超高的性能和靈活的可編程性，提高了整個(gè)設(shè)備的可靠性，大大增強(qiáng)了電路板設(shè)計(jì)的靈活性和可擴(kuò)展性。文中通過(guò)設(shè)計(jì)FPGA的接口電路，并利用Verilog語(yǔ)言來(lái)編程實(shí)現(xiàn)CAN節(jié)點(diǎn)之間的通信功能。

1CAN接口硬件設(shè)計(jì)

1。1CAN節(jié)點(diǎn)的系統(tǒng)構(gòu)成

一般來(lái)說(shuō)，每個(gè)CAN模塊能夠被分成3個(gè)不同的功能塊，其結(jié)構(gòu)如圖1所示。CAN總線收發(fā)器提供CAN協(xié)議控制器與物理總線之間的接口，控制從CAN控制器到總線物理層或相反的邏輯電平信號(hào)。它的性能決定了總線接口、總線終端、總線長(zhǎng)度和節(jié)點(diǎn)數(shù)，是影響整個(gè)總線網(wǎng)絡(luò)通信性能的關(guān)鍵因素之一。CAN控制器執(zhí)行在CAN規(guī)范里規(guī)定的完整的CAN協(xié)議，它通常用于報(bào)文緩沖和驗(yàn)收濾波，對(duì)外具有與主控制器和總線收發(fā)器的接口。主控制器負(fù)責(zé)執(zhí)行應(yīng)用的功能，例如控制命令的發(fā)送、讀傳感器和處理人機(jī)接口等。它通過(guò)對(duì)CAN控制器進(jìn)行編程，來(lái)控制CAN總線的工作方式和工作狀態(tài)，以及進(jìn)行數(shù)據(jù)的發(fā)送和接收。

圖1CAN模塊系統(tǒng)構(gòu)成

1。2接口電路設(shè)計(jì)

接口電路如圖2所示。SJA1000的AD0~AD7地址數(shù)據(jù)復(fù)用端口、ALE地址鎖存端口、RD、WR、片選CS端口均通過(guò)轉(zhuǎn)換芯片與FPGA的I/O口相連。SJA1000的中斷輸出信號(hào)INT連入FPGA，使CAN通信可以采用中斷或查詢方式。RST端口的電路實(shí)現(xiàn)SJA1000的上電自動(dòng)復(fù)位功能。MODE模式選擇端接+5V，設(shè)置SJA1000控制器為Intel模式。SJA1000的時(shí)鐘晶振采用16MHz，頻率調(diào)整電容取15pF。R16為終端電阻，設(shè)計(jì)中取120Ω。CAN驅(qū)動(dòng)器PCA82C250的RS腳為工作模式選擇位，接地工作于高速模式，接高工作于待機(jī)模式。系統(tǒng)通過(guò)電阻R14將芯片設(shè)定于斜率控制模式，電阻值為47kΩ，這時(shí)CAN總線應(yīng)工作于低速模式，可提高CAN總線抵抗射頻干擾的能力。在這種情況下，可直接使用非屏蔽雙絞線作為總線。

設(shè)計(jì)中有2點(diǎn)需要特別注意：第一點(diǎn)是FPGA并沒(méi)有與SJA1000直接相連。這是因?yàn)閷?duì)于設(shè)計(jì)選取的FPGAXCV600，其接口電平不支持5VTTL的I/O標(biāo)準(zhǔn)，如果與5VI/O標(biāo)準(zhǔn)的SJA1000直接相連，將可能導(dǎo)致FPGA管腳電流過(guò)大，造成器件鎖死或者燒毀。為此采用雙向總線收發(fā)器74ALVC164245，把SJA1000的5VTTL電平信號(hào)AD0~AD7、

、ALE轉(zhuǎn)換成3。3VI/O標(biāo)準(zhǔn)信號(hào)，連接到FPGA的引腳上。74ALVC164245有2個(gè)8位電平轉(zhuǎn)換端口，可獨(dú)立操作。其中電平信號(hào)AD0~AD7必須按順序連接在總線收發(fā)器的一個(gè)8位端口上，不可以分開(kāi)。第二點(diǎn)是：在CAN控制器與收發(fā)器之間不采用光電隔離。這是因?yàn)樵黾庸怆姼綦x雖然能增強(qiáng)系統(tǒng)的抗干擾能力，但也會(huì)增加CAN總線有效回路信號(hào)的傳輸延遲時(shí)間，導(dǎo)致通信速率或距離減少。82C250等型號(hào)的CAN收發(fā)器本身具備瞬間抗干擾、降低射頻干擾（RFI）以及實(shí)現(xiàn)熱防護(hù)的能力，它具有的電流限制電路還提供了對(duì)總線的進(jìn)一步保護(hù)功能。如果現(xiàn)場(chǎng)傳輸距離近、電磁干擾小，可以不采用光電隔離，以使系統(tǒng)達(dá)到最大的通信速率或距離。

圖2接口電路

2系統(tǒng)軟件設(shè)計(jì)

2。1設(shè)計(jì)流程

FPGA對(duì)CAN總線通訊模塊的控制主要包括3部分：CAN總線節(jié)點(diǎn)初始化、報(bào)文發(fā)送和報(bào)文接收。由于通訊模塊對(duì)接收數(shù)據(jù)的實(shí)時(shí)性要求并不是很高，因此CAN總線的數(shù)據(jù)接收和發(fā)送采用查詢方式。

2。1。1初始化過(guò)程

系統(tǒng)上電后首先對(duì)82C250和SJA1000進(jìn)行初始化，以確定工作主頻、波特率、輸出特性等。SJA1000的初始化只有在復(fù)位模式下才可以進(jìn)行，初始化主要包括工作方式的設(shè)置、驗(yàn)收濾波方式的設(shè)置、驗(yàn)收屏蔽寄存器（AMR）和驗(yàn)收代碼寄存器（ACR）的設(shè)置、波特率參數(shù)設(shè)置和中斷允許寄存器（IER）的設(shè)置等。在完成SJA1000的初始化設(shè)置以后，SJA1000就可以回到工作狀態(tài)，進(jìn)行正常的通信任務(wù)。設(shè)計(jì)中使SJA1000工作在PeliCan的方式下。

2。1。2發(fā)送過(guò)程

發(fā)送時(shí)，用戶只需將待發(fā)送的數(shù)據(jù)按特定的格式組合成一幀報(bào)文，送入SJA1000發(fā)送緩沖區(qū)中，然后啟動(dòng)SJA1000發(fā)送即可。當(dāng)然，在往SJA1000發(fā)送緩存區(qū)送報(bào)文之前，必須先判斷發(fā)送緩沖區(qū)是否鎖定，如果鎖定則等待；判斷上次發(fā)送是否完成，未完成則等待發(fā)送完成。FPGA通過(guò)SJA1000向CAN總線進(jìn)行數(shù)據(jù)發(fā)送的流程圖如圖3所示。

圖3發(fā)送數(shù)據(jù)流程圖

2。1。3接收過(guò)程

接收子程序負(fù)責(zé)節(jié)點(diǎn)報(bào)文的接收以及其他情況處理。接收子程序比發(fā)送子程序要復(fù)雜一些，因?yàn)樵谔幚斫邮請(qǐng)?bào)文的過(guò)程中，同時(shí)要對(duì)諸如總線關(guān)閉、錯(cuò)誤報(bào)警、接收溢出等情況進(jìn)行處理。只有在總線正常，沒(méi)有錯(cuò)誤報(bào)警，并且接收緩沖區(qū)中有新報(bào)文，才開(kāi)始進(jìn)行數(shù)據(jù)接收操作。對(duì)接收緩沖區(qū)的數(shù)據(jù)讀取完畢后釋放CAN接收緩沖區(qū)。FPGA通過(guò)SJA1000接收CAN總線上的數(shù)據(jù)流程圖如圖4所示。

圖4接收數(shù)據(jù)流程圖[!--empirenews.page--]

2。2FPGA頂層模塊設(shè)計(jì)

FPGA頂層的模塊設(shè)計(jì)如圖5所示。其中clkdiv模塊是將輸入的50MHz時(shí)鐘clock十分頻后作為模塊基準(zhǔn)時(shí)鐘。SJACTROL模塊是控制總線通信的主模塊，而R&W模塊則是根據(jù)主模塊的信號(hào)生成SJA1000所需要的讀寫(xiě)時(shí)序信號(hào)。SJACTROL模塊通過(guò)start和iswr兩個(gè)信號(hào)通知R&W模塊是否要進(jìn)行讀或?qū)懣偩€操作。若是寫(xiě)操作，則將地址和數(shù)據(jù)通過(guò)Addrout和Dataout傳遞給R&W，R&W將負(fù)責(zé)把數(shù)據(jù)準(zhǔn)確地送到SJA1000的數(shù)據(jù)地址復(fù)用總線ADDR，并驅(qū)動(dòng)SJA1000接收數(shù)據(jù)，在寫(xiě)操作完成后發(fā)送writeover信號(hào)通知SJACTROL寫(xiě)操作完成。讀操作時(shí)R&W根據(jù)SJACTOL送來(lái)的地址，從SJA1000的數(shù)據(jù)總線上讀取數(shù)據(jù)，并將得到的數(shù)據(jù)通過(guò)Datasave總線返回給SJACTROL。

圖5頂層模塊設(shè)計(jì)

SJACTROL的狀態(tài)機(jī)通過(guò)5個(gè)狀態(tài)的轉(zhuǎn)換來(lái)實(shí)現(xiàn)控制：空閑狀態(tài)、初始化狀態(tài)、查詢狀態(tài)、讀狀態(tài)、寫(xiě)狀態(tài)。R&W則是按照SJA1000的芯片數(shù)據(jù)手冊(cè)進(jìn)行時(shí)序邏輯設(shè)計(jì)。在編寫(xiě)模塊時(shí)，需注意雙向總線的編寫(xiě)技巧。雙向口最好在頂層定義，否則模塊綜合的時(shí)候容易出錯(cuò)。

3仿真結(jié)果

FPGA中利用Verilog編程產(chǎn)生SJA1000的片選信號(hào)CS，地址鎖存信號(hào)ALE，讀寫(xiě)信號(hào)RD、WR。這些控制信號(hào)共同驅(qū)動(dòng)SJA1000進(jìn)行數(shù)據(jù)接收和發(fā)送。設(shè)計(jì)選取的是virtex系列的芯片，邏輯開(kāi)發(fā)在ISE平臺(tái)上進(jìn)行。在FPGA的調(diào)試階段，使用xilinx的應(yīng)用軟件ChipScopepro（在線邏輯分析儀）來(lái)在線觀察FPGA設(shè)計(jì)內(nèi)部信號(hào)的波形，它比傳統(tǒng)的邏輯分析儀更方便。圖6為在線進(jìn)行數(shù)據(jù)傳送接收時(shí)的實(shí)際波形。

圖6SJA1000接收和發(fā)送數(shù)據(jù)的時(shí)序仿真

4結(jié)束語(yǔ)

通過(guò)對(duì)CAN通信系統(tǒng)的分析，利用FPGA作為CAN通信節(jié)點(diǎn)的主控制單元，對(duì)CAN節(jié)點(diǎn)的硬件接口電路設(shè)計(jì)方案進(jìn)行了詳細(xì)的說(shuō)明，并編寫(xiě)了CAN節(jié)點(diǎn)通信流程中的初始化程序、數(shù)據(jù)發(fā)送接收程序。通過(guò)軟硬件的聯(lián)調(diào)，實(shí)現(xiàn)了CAN總線的通信功能，系統(tǒng)工作狀態(tài)良好。實(shí)踐證明CAN通信節(jié)點(diǎn)采用FPGA作為核心控制單元，與傳統(tǒng)的單片機(jī)設(shè)計(jì)相比，更加靈活并且擴(kuò)展性更強(qiáng)。