摘要：針對微電網(wǎng)與大電網(wǎng)能量交互的問題，設(shè)計了一種基于現(xiàn)場可編程門陣列(FPGA)實現(xiàn)的微電網(wǎng)并網(wǎng)控制器。該并網(wǎng)控制器以ADS7864芯片為核心實現(xiàn)數(shù)據(jù)的的同步采樣；同時，根據(jù)鎖相原理，研究了一種改進(jìn)的基于同步空間坐標(biāo)變換的鎖相控制算法，給出了鎖相環(huán)模塊中濾波器和PI調(diào)節(jié)器參數(shù)的設(shè)汁方法。通過Matlab／Simulink仿真分析驗證了鎖相環(huán)的有效性，最后研制出基于FPGA實現(xiàn)的并網(wǎng)控制器并應(yīng)用于微電網(wǎng)實驗平臺。實驗表明該控制器能實現(xiàn)快速準(zhǔn)確的數(shù)據(jù)采集和鎖相控制，從而實現(xiàn)微電網(wǎng)的平滑并網(wǎng)。
關(guān)鍵詞：微電網(wǎng)；控制器；并網(wǎng)；現(xiàn)場可編程門陣列

1 引言
    微電網(wǎng)是智能電網(wǎng)的一個重要發(fā)展方向，能很好解決單個分布式發(fā)電單元獨立接入給大電網(wǎng)造成的不穩(wěn)定，從而為大電網(wǎng)提供有力的支撐。
    微電網(wǎng)中的并網(wǎng)控制器主要由同步數(shù)據(jù)采樣模塊、數(shù)字鎖相模塊和并網(wǎng)算法模塊構(gòu)成?；谖墨I(xiàn)，在此設(shè)計了一種改進(jìn)的基于同步坐標(biāo)變換的動態(tài)鎖相環(huán)，該鎖相環(huán)能消除電網(wǎng)電壓幅值波動帶來的影響，從而有效克服零點檢測法、靜止坐標(biāo)系法和普通同步坐標(biāo)變換方法的不足。
    首先介紹了并網(wǎng)控制器的總體設(shè)計，然后對并網(wǎng)控制器的數(shù)據(jù)采樣模塊、鎖相控制模塊和并網(wǎng)算法模塊進(jìn)行詳細(xì)分析。最后研制出基于FPCA實現(xiàn)的并網(wǎng)控制器，實驗證明所設(shè)計的并網(wǎng)控制器能較好地實現(xiàn)微電網(wǎng)的并網(wǎng)控制。

2 系統(tǒng)總體設(shè)計
    所設(shè)計的并網(wǎng)控制器由同步數(shù)據(jù)采樣模塊、數(shù)字鎖相模塊和并網(wǎng)算法模塊構(gòu)成。12位六通道低功耗高速同步采樣芯片ADS7864負(fù)責(zé)數(shù)據(jù)的同步采集，F(xiàn)PGA負(fù)責(zé)整個系統(tǒng)的驅(qū)動控制，主要包括數(shù)據(jù)采樣模塊的驅(qū)動、數(shù)字鎖相算法的實現(xiàn)及并網(wǎng)控制算法的實現(xiàn)。系統(tǒng)工作原理：同步采樣模塊實時采集電網(wǎng)側(cè)和微電網(wǎng)側(cè)母線電壓；FPGA根據(jù)采樣信號結(jié)合所提出的鎖相算法對電網(wǎng)側(cè)和微電網(wǎng)側(cè)的電壓進(jìn)行鎖相控制；并網(wǎng)算法模塊根據(jù)并網(wǎng)條件進(jìn)行判斷，當(dāng)滿足并網(wǎng)條件時發(fā)出并網(wǎng)命令完成微電網(wǎng)并網(wǎng)。

3 關(guān)鍵技術(shù)研究
3．1 同步采樣模塊設(shè)計
    數(shù)據(jù)采集原理：采用ADS7864芯片實現(xiàn)電網(wǎng)側(cè)和微電網(wǎng)側(cè)電壓采集，芯片基準(zhǔn)電壓為2．5 V，輸入電壓范圍為0～5 V。A／D轉(zhuǎn)換結(jié)果y與輸入模擬信號量x之間的關(guān)系式為：y／4 096=(2．5-x)／5。
    采樣電路的設(shè)計：分壓電路拓?fù)浣Y(jié)構(gòu)如圖1所示，圖中，利用串聯(lián)電阻分壓，然后通過求差電路將差分線電壓轉(zhuǎn)換成單端電壓值，并引入箝位二極管防止電壓過大損壞芯片。其中R=390 kΩ，R0=110 kΩ，R1=R2=30 kΩ，R3=R4=9．1 kΩ。

    ADS7864芯片的輸入電平范圍為0～5 V，而采樣信號為正弦交流信號，采用減法器電路實現(xiàn)電平的抬升。抬升電平參考電壓uref由ADS7864芯片提供，電平抬升電路如圖2a所示，其中R5=R6=R7=R8=22 kΩ。
    采用二階有源低通濾波電路對采樣信號進(jìn)行濾波處理，濾波電路結(jié)構(gòu)如圖2b所示。其中R9=R10=R11=10 kΩ，R12=0，C1=C2=5．6 nF，該濾波器對信號的放大倍數(shù)A=1+R12／R11=1，截止頻率fc=1／。

    采樣電路輸入輸出關(guān)系為：
   
    式中：Data為A／D轉(zhuǎn)換數(shù)值。
3．2 鎖相模塊設(shè)計
3．2．1 改進(jìn)算法鎖相原理分析
    基于同步旋轉(zhuǎn)坐標(biāo)的鎖相算法實現(xiàn)過程如下，ua，ub，uc為三相對稱電壓，Um為相電壓峰值，uα，uβ，ud，uq分別為兩相靜止、同步旋轉(zhuǎn)坐標(biāo)系下電壓，θ，θ*分別為電網(wǎng)電壓、鎖相環(huán)輸出的相角。
   
    綜上可知，通過ud／uq即可消除Um帶來的影響。改進(jìn)后的同步坐標(biāo)變換下三相電壓鎖相模型如圖3所示。

3．2．2 鎖相環(huán)濾波器的設(shè)計
    濾波器的設(shè)計目標(biāo)是使系統(tǒng)在擾動信號頻率附近快速地衰減，而不對其他頻率造成衰減，從而使系統(tǒng)具有較高的抗干擾性和良好的動態(tài)性能。這里選用陷波器，陷波器可理解為低通濾波器和高通濾波器的級聯(lián)，其典型傳遞函數(shù)如下：
   
    令ω0=628 rad·s-1，使系統(tǒng)具有良好的動態(tài)性能，假設(shè)系統(tǒng)頻率特性曲線在兩倍工頻附近(ω=622～634 rad·s-1)的斜率k≤-40dB／   dec，使系統(tǒng)在擾動信號附近快速衰減，即|G(jω)|≤0．01?？傻胢≥0．96，取m=0．96，綜上可得濾波器傳遞函數(shù)為：
   
3．2．3 鎖相環(huán)PI參數(shù)的設(shè)計
    系統(tǒng)的開環(huán)傳遞函數(shù)為：
   
    假定系統(tǒng)的總調(diào)節(jié)時間大于10倍陷波器的調(diào)節(jié)時間，則陷波器的傳遞函數(shù)可近似為1，系統(tǒng)開環(huán)傳遞函數(shù)進(jìn)一步簡化為：
   
    對照典型二階系統(tǒng)可得：。令ξ=0．8，陷波器時間常數(shù)ts1≈10／(mω0)，根據(jù)假定PI調(diào)節(jié)器時間常數(shù)為陷波器的10倍，即ts=5／(ξωn)=10ts1，kp=mω0／10≈60．3，τ=40ξ2／(mω0)≈0．04。
3．3 并網(wǎng)控制算法模塊
    根據(jù)并網(wǎng)條件，基于FPGA實現(xiàn)的并網(wǎng)算法流程如圖4所示。并網(wǎng)過程如下：通過鎖相控制模塊檢測微電網(wǎng)側(cè)和電網(wǎng)側(cè)的相位，然后對微電網(wǎng)側(cè)和電網(wǎng)側(cè)的相序、相差、壓差及頻率差進(jìn)行判斷。當(dāng)滿足并網(wǎng)條件：相序相同，相差、壓差及頻率差在一定的范圍時，控制器FPGA發(fā)出并網(wǎng)命令。

4 實驗結(jié)果分析
    設(shè)計的并網(wǎng)控制器主控模塊采用FPGA芯片，采樣驅(qū)動程序、鎖相控制程序及并網(wǎng)控制程序均在QuartusⅡ9．0環(huán)境中采用Verilog HDL語言開發(fā)，最后研制出的并網(wǎng)控制器應(yīng)用于微電網(wǎng)實驗平臺，利用QuartusⅡ9．0自帶軟件工具及示波器測試分析并網(wǎng)控制器的工作效果。
    實際電壓有效值約為404 V、頻率50 Hz，經(jīng)采樣電路調(diào)理后的理論電壓由式(1)，(2)求取。采樣電路輸出波形如圖5所示，由示波器可讀取采樣電壓的頻率為50 Hz，調(diào)理電壓變化范圍為1．42～3．62 V，通過與理論值1．43～3．58 V的對比分析表明，該采樣電路失真率低、采樣準(zhǔn)確度高。

    并網(wǎng)控制器內(nèi)部ADS7864電壓采樣效果通過QuartusⅡ9．0得到波形如圖6a所示，邏輯分析儀的采樣頻率為8 kHz，可得電網(wǎng)電壓頻率fs= 50 Hz；uab峰值的A／D采樣值Data=879，由式(2)可得其電壓有效值，與實際電壓值比較可知該采樣模塊的采樣精度很高。并網(wǎng)控制器的采樣電壓為線電壓，基于FPGA實現(xiàn)改進(jìn)鎖相算法的控制效果利用QuartusⅡ9．0得到鎖相波形如圖6b所示，圖中ωt為uab的相角弧度值，ωt =Data／163。由圖可見，鎖相環(huán)輸出值范圍為-π～π，其過零點與uab過零點高度重合，鎖相精度很高。

    并網(wǎng)前，微電網(wǎng)側(cè)輸入大電網(wǎng)的電流為零，并網(wǎng)過程中的電流波形如圖7a所示。并網(wǎng)過程中的沖擊電流峰值約為0．36 A，穩(wěn)定工作后電流峰值約為0．296 A。沖擊電流約為穩(wěn)定工作時電流的1．2倍，沖擊很小從而實現(xiàn)了微電網(wǎng)的平滑并網(wǎng)。當(dāng)接收到脫網(wǎng)命令時，控制器立即切斷并網(wǎng)開關(guān)，微電網(wǎng)轉(zhuǎn)為孤島模式運行，其脫離大電網(wǎng)時的波形如圖7b所示，可見，并網(wǎng)控制器能快速可靠處理斷網(wǎng)命令，不會出現(xiàn)脫網(wǎng)后自動并網(wǎng)等誤動作。

5 結(jié)論
    針對微電網(wǎng)與大電網(wǎng)能量交互的問題，設(shè)計了一種基于FPGA實現(xiàn)的并網(wǎng)控制器。詳細(xì)介紹了并網(wǎng)控制器采樣模塊和鎖相控制模塊的設(shè)計過程，并根據(jù)并網(wǎng)條件開發(fā)出基于FPGA實現(xiàn)的并網(wǎng)控制器。最后將該并網(wǎng)控制器應(yīng)用于微電網(wǎng)實驗平臺，實驗結(jié)果表明，所設(shè)計的并網(wǎng)控制器能實現(xiàn)數(shù)據(jù)的精確采樣及快速準(zhǔn)確的鎖相控制，并網(wǎng)沖擊小，從而能實現(xiàn)微電網(wǎng)的平滑并網(wǎng)。