· 控制布線阻抗，以匹配要求的差分阻抗。 · 盡可能縮短差分線的長度，不要超過規(guī)定值。并保持對稱和并行的結構。 · 差分對、高速時鐘信號、連接端子之間盡可能保持一個最大距離，且不要平行, 不要攪和在一起。 · 差分對的走線層盡可能距離地平面近。過孔和拐彎要盡可能少。改變走線層的時候使用地包圍過孔。不要走90度的折線。至少要使用45度線或弧度。 · 最好把CMOS/TTL信號和差分信號放在不同的層，應該與電源和地平面隔離。 · 不要在晶振、PLL、或磁性元件、用來產生時鐘或使用時鐘的IC下布線。 · 盡量避免高速線與高速時鐘線的并行。一般與時鐘線的間隔應保持在50mil以上。 · 差分對于其他信號線的間隔最小保持20mil。 · 電源和地平面層不要分裂。